[發明專利]一種FPGA六長線及其斜向互連開關的測試方法

有效

• 申請號: 201110257598.9
• 申請日: 2011-09-02
• 公開（公告）號: CN102445636A
• 公開（公告）日: 2012-05-09
• 發明（設計）人: 于大鑫;徐彥峰;陳誠;季正凱;李曉磊
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: G01R31/08
• 分類號: G01R31/08;G01R31/02;G01R31/327
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 殷紅梅

1.一種FPGA六長線及其斜向互連開關的測試方法，其特征是：

八次配置完成基于Virtex架構的FPGA六長線及其斜向開關的測試，第一次配置包括如下步驟：

11)由西側頂部的兩個Blockram以只讀模式，依地址計數器的結果輸出6根DO信號，連入第一組CLB中；

12)第一組CLB中，序號為奇數的DO信號連入觸發器，序號為偶數的連入組合邏輯，最終6根信號分別經由第一組CLB對應的OMUX輸出；初始的第一組CLB為FPGA第一行第一列的CLB；

13)第一組CLB輸出的6根信號經OMUX連入垂直南部六長線，并在第一組CLB南方間隔三行處的同列CLB的布線開關中，經垂直中部六長線轉向水平東部六長線，垂直中部與水平東部六長線間的斜向開關選通；

14)在第一組CLB東南方間隔三行三列處的CLB的布線開關中，經水平中部六長線轉向垂直北部六長線，水平中部與垂直北部六長線間的斜向開關選通；

15)在第一組CLB東側間隔三列處的CLB的布線開關中，經垂直中部六長線轉向水平西部六長線，垂直中部轉向水平西部六長線間的斜向開關選通；

16)最終，6根信號經水平六長線由第一組CLB東側間隔三列處的CLB的布線開關返回第一組CLB的布線開關；然后選通水平中部六長線與南部單長線之間的聯通開關，信號進入第一組CLB南方間隔一行處的CLB中；

17)在第一組CLB南方間隔一行處的CLB中，序號為奇數的DO信號連入觸發器，序號為偶數的連入組合邏輯，最終6根信號的第二級分別經由所述第一組CLB南方間隔一行處的CLB對應的OMUX輸出；

18)將所述第一組CLB南方間隔一行處的CLB視為第一組CLB，然后按照步驟12)～17)循環進行直至第一列結束，然后轉入下一列，列與列之間采用蛇形通路進行；

19)將Blockram的初始值需要按如下要求進行設定，確保在地址連續遞增的情況下，6根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期，且這6根信號之中任何兩根之間均依次出現{00、01、11、10}四種關系；

步驟13)中所述垂直南部六長線是指：為某一CLB對應的布線開關中的6組六長線之一組，其余五組分別為：垂直中部六長線、垂直北部六長線、水平東部六長線、水平中部六長線、水平西部六長線；

步驟15)中列與列之間的連接方式為首尾相接，其蛇形測試通路按順序覆蓋所有CLB的六長線及其斜向開關，除用作六長線驅動的CLB外；

第二次配置包括如下步驟：

21)由西側頂部的兩個Blockram以只讀模式，依地址計數器的結果輸出6根DO信號，連入第一組CLB中；

22)第一組CLB中，序號為奇數的DO信號連入觸發器，序號為偶數的連入組合邏輯，最終6根信號分別經由第一組CLB對應的OMUX輸出；初始的第一組CLB為FPGA第一行第一列的CLB；

23)第一組CLB輸出的6根信號經OMUX連入水平東部六長線，并在第一組CLB東方間隔三列處的同行CLB的布線開關中，經水平中部六長線轉向垂直南部六長線，水平中部與垂直南部六長線間的斜向開關選通；

24)在第一組CLB東南方間隔三行三列處的CLB的布線開關中，經垂直中部六長線轉向水平西部六長線，垂直中部與水平西部六長線間的斜向開關選通；

25)在第一組CLB南側間隔三行處的CLB的布線開關中，經水平中部六長線轉向垂直北部六長線，水平中部轉向垂直北部六長線間的斜向開關選通；

26)最終，6根信號經垂直六長線由第一組CLB南側間隔三行處的CLB的布線開關返回第一組CLB的布線開關；然后選通垂直中部六長線與東部單長線之間的聯通開關，信號進入第一組CLB東方間隔一列處的CLB中；

27)在第一組CLB東方間隔一列處的CLB中，序號為奇數的DO信號連入觸發器，序號為偶數的連入組合邏輯，最終6根信號的第二級分別經由所述第一組CLB東方間隔一列處的CLB對應的OMUX輸出；

28)將所述第一組CLB東方間隔一列處的CLB視為第一組CLB，然后按照步驟22)～27)循環進行直至第一行結束，然后轉入下一行，行與行之間采用蛇形通路進行；

29)將Blockram的初始值需要按如下要求進行設定，確保在地址連續遞增的情況下，6根傳輸信號波形一致，但相鄰信號之間間隔一個時鐘周期，且這6根信號之中任何兩根之間均依次出現{00、01、11、10}四種關系；

第三次配置，將第一次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為西側底部，其余步驟依照第一次配置，其中六長線的接力連接順序由原點、南部、東南、東部、原點，改為原點、北部、東北、東部、原點；

第四次配置，將第一次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為東側底部，其余步驟依照第一次配置，其中六長線的接力連接順序由原點、南部、東南、東部、原點，改為原點、北部、西北、西部、原點；

第五次配置，將第一次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為東側頂部，其余步驟依照第一次配置，其中六長線的接力連接順序由原點、南部、東南、東部、原點，改為原點、南部、西南、西部、原點；

第六次配置，將第二次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為西側底部，其余步驟依照第二次配置，其中六長線的接力連接順序由原點、東部、東南、南部、原點，改為原點、東部、東北、北部、原點；

第七次配置，將第二次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為東側底部，其余步驟依照第二次配置，其中六長線的接力連接順序由原點、東部、東南、南部、原點，改為原點、西部、西北、北部、原點；

第八次配置，將第二次配置中的CLB初始位置定義由FPGA陣列的西側頂部改為東側頂部，其余步驟依照第二次配置，其中六長線的接力連接順序由原點、東部、東南、南部、原點，改為原點、西部、西南、南部、原點。