[發明專利]一種TAP接口優化電路

有效

• 申請號: 201110254920.2
• 申請日: 2011-08-31
• 公開（公告）號: CN102340304A
• 公開（公告）日: 2012-02-01
• 發明（設計）人: 郭晨光;張彥龍;武麗帥;陳雷;李學武;王慜;劉增榮;文治平;王成杰
• 申請（專利權）人: 北京時代民芯科技有限公司;中國航天科技集團公司第九研究院第七七二研究所
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;G01R31/3185
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 安麗

技術領域

本發明涉及一種TAP接口優化電路，可用于各種具有標準邊界掃描功能的電路中，尤其是對于微控制器、微處理器、混合信號設備等PIN腳數目受限的電路來說更具適用性。

背景技術

傳統的邊界掃描電路基本都是在IEEE?1149.1標準的基礎上實現的，一些基于IEEE?1149.4、IEEE?1149.5、IEEE?1149.6、IEEE?1532等標準所實現的電路也是以IEEE?1149.1標準為基礎，應用于不同領域而又各具特色的邊界掃描電路。它們都采用四個或者五個PIN腳結構的TAP接口，包括測試數據輸出信號TDO、測試模式選擇信號TMS、測試時鐘信號TCK、測試數據輸入信號TDI以及可選的測試復位信號(異步復位信號)TRST。如圖1所示，JTAG控制器通過五個PIN腳實現對目標IC中邊界掃描電路的訪問。

但是，由于現今的大多數系統皆整合多個IC，并有嚴格的尺寸限制，因此，必須盡最大可能減少PIN腳及信號控制線數目以便達到加入其它功能PIN腳和(或者)降低封裝成本的目的，最終幫助設計人員達到目標IC體積外型的設計目標。而現有的四個或者五個PIN腳結構的TAP接口電路在結構上并不能滿足要求。

目前為止，業界已經存在一些TAP(Test?Access?Port)接口優化技術。新的邊界掃描標準IEEE?1149.7于2009年第二季發布，它在IEEE?1149.1標準的基礎上通過一種非常復雜的方式實現了將PIN腳數目壓縮至兩個的目的，但是，接口轉換及控制電路過于復雜，硬件開銷比較大，必要時還需要引入特定功能的外圍設備才能完全實現測試及調試的目的，在性能上不易滿足要求。

發明內容

本發明的技術解決問題是：克服現有技術的不足之處，提供一種新的相對簡單的TAP接口優化電路，使得在不改變優化前測試時鐘頻率的前提下，將傳統TAP接口的四個或者五個PIN腳壓縮至兩個或者三個。

本發明的技術解決方案是：

一種TAP接口優化電路，包括發送端214和接收端215，所述發送端214又包括JTAG控制器102、第一寄存器201、第二寄存器202、與門203和第一雙向傳輸電路204；所述接收端215又包括邊界掃描電路103、上電復位電路210、復位同步電路211、控制邏輯212、第二雙向傳輸電路205、第一捕獲寄存器206、第二捕獲寄存器207、第一更新寄存器208、第二更新寄存器209、TAP狀態機213和上拉電路216；

JTAG控制器102輸出測試數據輸出信號和測試模式選擇信號，依次作為第一寄存器201和第二寄存器202的數據輸入，JTAG控制器102輸出的異步復位信號同時連接到第一寄存器201的復位端、第二寄存器202的置位端和與門203的一個輸入端；外部時鐘信號同時連接到第一寄存器201的時鐘端、第二寄存器202的時鐘端、與門203的另一個輸入端、復位同步電路211、控制邏輯212、第一捕獲寄存器206和第二捕獲寄存器207的時鐘端；與門203的輸出作為JTAG控制器102的測試時鐘信號；第一寄存器201的輸出作為第一雙向傳輸電路204的輸入信號，第一雙向傳輸電路204實現與第二雙向傳輸電路205之間的數據交換和傳輸，第一雙向傳輸電路204的輸出信號作為JTAG控制器102的測試數據輸入信號；第二寄存器202的輸出信號作為所述發送端214的測試模式選擇信號輸出給接收端215；

在接收端215中，上拉電路216將輸入的測試模式選擇信號上拉到高電平之后送入復位同步電路211和第二捕獲寄存器207；上電復位電路210為復位同步電路211提供上電復位脈沖，復位同步電路211還接收TAP狀態機213提供的同步復位信號，TAP狀態機213輸出的同步復位信號同時還輸入給控制邏輯212、第一更新寄存器208的復位端和第二更新寄存器209的置位端；復位同步電路211輸出使能信號給控制邏輯212，同時還輸出異步復位信號給TAP狀態機213和邊界掃描電路103；

第二雙向傳輸電路205接收TAP狀態機213輸出的使能信號和邊界掃描電路103的測試數據輸出信號，第二雙向傳輸電路205的輸出信號送入第一捕獲寄存器206；第一捕獲寄存器206和第二捕獲寄存器207的輸出分別連接到第一更新寄存器208和第二更新寄存器209的數據輸入端；控制邏輯212輸出更新時鐘信號給第一更新寄存器208和第二更新寄存器209，同時還輸出測試時鐘信號給邊界掃描電路103；第一更新寄存器208和第二更新寄存器209的輸出信號分別作為邊界掃描電路103的測試數據輸入信號和測試模式選擇信號。