[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110254440.6
• 申請日: 2011-08-31
• 公開（公告）號: CN102956647A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 朱慧瓏;梁擎擎;駱志炯;尹海洲
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84;H01L21/761
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及一種半導體器件及其制造方法，更具體地，涉及一種具有背柵隔離區的半導體器件及其制造方法。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。

在MOSFET中，一方面希望提高器件的閾值電壓以抑制短溝道效應，另一方面也可能希望減小器件的閾值電壓以降低功耗，例如在低電壓供電應用、或同時使用P型和N型MOSFET的應用中。

溝道摻雜是調節閾值電壓的已知方法。然而，如果通過增加溝道區的雜質濃度來提高器件的閾值電壓，則載流子的遷移率變小，引起器件性能變劣。并且，溝道區中高摻雜的離子可能與源區和漏區和溝道區鄰接區域的離子中和，使得所述鄰接區域的離子濃度降低，引起器件電阻增大。

Yan等人在″Scaling?the?Si?MOSFET：From?bulk?to?SOI?to?bulk″，IEEE?Trans.Flect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI型(絕緣層上半導體)MOSFET中，通過在絕緣埋層的下方設置接地面(即接地的背柵)抑制短溝道效應。

在晶片上集成多個MOSFET的情形下，可以在每個MOSFET的絕緣埋層下面設置背柵，各背柵施加有不同偏置電場以分別調節各個MOSFET的閾值電壓。但是，在器件尺寸不斷減小的趨勢下，要保證相鄰MOSFET器件的背柵之間的電絕緣成為當前亟待解決的問題。進一步，要保證相鄰MOSFET器件的導電通道之間的電絕緣也變得困難。

發明內容

本發明的目的是提供一種具有背柵隔離區的半導體器件及其制造方法。該半導體器件在背柵的下面還形成有背柵隔離區，使得相鄰MOSFET的背柵導電通道通過背柵和背柵隔離區形成的PNPN結或NPNP結實現電絕緣。

根據本發明的一方面，提供了一種半導體器件，所述半導體器件包括：SOI晶片，其包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在SOI晶片中形成的相鄰的MOSFET，每個所述MOSFET包括形成于所述半導體襯底中的背柵和形成于所述背柵下方的背柵隔離區；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET；其中，每個MOSFET的背柵和背柵隔離區之間形成PN結。

優選地，相鄰的MOSFET的背柵隔離區之間形成PN結。

其中，所述淺溝槽隔離包括：向下延伸至半導體襯底中的第一部分，用于隔開相鄰的MOSFET的背柵；在絕緣埋層上方橫向延伸的第二部分，用于隔開相鄰的MOSFET的半導體層以限定MOSFET的有源區域；所述第一部分的寬度小于所述第二部分的寬度。

可選的，所述淺溝槽隔離僅在絕緣埋層上方橫向延伸，用于隔開相鄰的MOSFET的半導體層以限定MOSFET的有源區域。進一步，所述淺溝槽隔離還可以包括向下延伸至半導體襯底表面的部分。

可選的，所述背柵鄰接于所述絕緣埋層。

可選的，所述背柵與所述絕緣埋層相隔一定距離。

其中，每個所述MOSFET還包括：柵疊層，位于所述半導體層上；源區和漏區，形成于所述半導體層中且位于所述柵疊層外側；溝道區，形成于所述半導體層中且夾在所述源區和漏區之間。

其中，每個所述MOSFET還包括與所述源區和漏區電連接的源/漏導電通道，以及與所述背柵電連接的背柵導電通道。

根據本發明的另一方面，提供了一種半導體器件的制造方法，所述方法包括以下步驟：提供SOI晶片，所述SOI晶片包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在SOI晶片中形成淺溝槽隔離以隔開相鄰的MOSFET；在SOI晶片中形成相鄰的MOSFET，每個所述MOSFET包括形成于所述半導體襯底中的背柵和形成于所述背柵下方的背柵隔離區，并且，每個MOSFET的背柵和背柵隔離區之間形成PN結。

優選地，相鄰的MOSFET的背柵隔離區之間形成PN結。