[發(fā)明專利]延時(shí)單元電路

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110243304.7
• 申請(qǐng)日: 2011-08-23
• 公開(kāi)（公告）號(hào): CN102299701A
• 公開(kāi)（公告）日: 2011-12-28
• 發(fā)明（設(shè)計(jì)）人: 劉銘
• 申請(qǐng)（專利權(quán)）人: 北京兆易創(chuàng)新科技有限公司
• 主分類號(hào): H03K5/13
• 分類號(hào): H03K5/13
• 代理公司: 北京科龍寰宇知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11139
• 代理人: 孫皓晨

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，具體而言，涉及一種延時(shí)單元電路。

背景技術(shù)

隨著工藝的進(jìn)步，集成電路的發(fā)展趨勢(shì)是集成度越來(lái)越高，功耗越來(lái)越低。多芯片集成和低電源電壓將會(huì)使芯片遭受越來(lái)越嚴(yán)重的噪聲干擾。設(shè)計(jì)抗噪聲抗干擾的電路已經(jīng)成為了設(shè)計(jì)者必須面對(duì)的難題。許多IC芯片都需要使用延時(shí)電路。延時(shí)電路一般由一個(gè)或多個(gè)的延時(shí)單元組合而成，傳統(tǒng)的延時(shí)單元由電阻和電容搭配，來(lái)獲得所需要的RC延遲，然而一般受電源和地的噪聲影響較大。

發(fā)明內(nèi)容

本發(fā)明提供一種延時(shí)單元電路，用以抑制電源和地噪聲對(duì)延時(shí)準(zhǔn)確度的影響。

為達(dá)到上述目的，本發(fā)明提供了一種延時(shí)單元電路，其包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一電容、第二電容、反相器、第一濾波電路和第二濾波電路，其中

第一PMOS管的源極與電源VDD相連接，第一PMOS管的漏極與第二PMOS管的源極相連接，第一PMOS管的柵極與輸入電壓Vin相連接；

第二PMOS管的柵極與第一濾波電路相連接，第二PMOS管的漏極分別與第二NMOS管的漏極和公共連接點(diǎn)相連接；

第二NMOS管的漏極與公共連接點(diǎn)相連接，第二NMOS管的柵極與第二濾波電路相連接，第二NMOS管的源極與第一NMOS管的漏極相連接；

第一NMOS管的柵極與輸入電壓Vin相連接，第一NMOS管的源極接地；

第一電容的第一端與公共連接點(diǎn)相連接，第一電容的第二端與電源VDD相連接；

第二電容的第一端與公共連接點(diǎn)相連接，第二電容的第二端接地；

反相器的輸入端與公共連接點(diǎn)相連接；

第一濾波電路，用于在上升沿濾除電源和地對(duì)延時(shí)單元電路的噪聲；

第二濾波電路，用于在下降沿濾除電源和地對(duì)延時(shí)單元電路的噪聲。

較佳的，第一濾波電路包括：第一電阻和第三電容，其中

第一電阻的第一端接地，第一電阻的第二端與第三電容的第一端相連接，第三電容的第二端與電源VDD相連接，第三電容的第一端與第二PMOS管的柵極相連接。

較佳的，第二濾波電路包括：第二電阻和第四電容，其中

第二電阻的第一端與電源VDD相連接，第二電阻的第二端與第四電容的第一端相連接，第四電容的第二端接地，第四電容的第一端與第二NMOS管的柵極相連接。

較佳的，第三電容與第一電容、第一電阻與第二PMOS管、第四電容與第二電容、第一電阻與第一NMOS管分別在同一量級(jí)上取值。

在上述實(shí)施例中，當(dāng)電源和地產(chǎn)生噪聲時(shí)，由于第一濾波電路的存在，會(huì)過(guò)濾掉噪聲，使得上升沿延時(shí)受噪聲影響減小；同理，第二濾波電路也會(huì)使下降沿延時(shí)受噪聲影響減小，從而抑制了電源和地噪聲對(duì)延時(shí)準(zhǔn)確度的影響。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明一實(shí)施例的延時(shí)單元電路示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有付出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

圖1為本發(fā)明一實(shí)施例的延時(shí)單元電路示意圖。如圖1所示，該延時(shí)單元電路包括：第一PMOS管MP0、第二PMOS管MP1、第一NMOS管MN0、第二NMOS管MN1、第一電容C0、第二電容C1、反相器I0、第一濾波電路和第二濾波電路，其中

第一PMOS管MP0的源極與電源VDD相連接，第一PMOS管MP0的漏極與第二PMOS管MP1的源極相連接，第一PMOS管MP0的柵極與輸入電壓Vin相連接；

第二PMOS管MP1的柵極與第一濾波電路相連接，第二PMOS管MP1的漏極分別與第二NMOS管MN1的漏極和公共連接點(diǎn)相連接；

第二NMOS管MN1的漏極與公共連接點(diǎn)相連接，第二NMOS管MN1的柵極與第二濾波電路相連接，第二NMOS管MN1的源極與第一NMOS管MN0的漏極相連接；

第一NMOS管MN0的柵極與輸入電壓Vin相連接，第一NMOS管MN0的源極接地；