[發明專利]基于DIF的基-2并行FFT處理器及其處理方法

在審

• 申請號: 201110243249.1
• 申請日: 2011-08-23
• 公開（公告）號: CN102955760A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 黃正
• 申請（專利權）人: 上海華魏光纖傳感技術有限公司
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明屬于信號與信息處理技術領域，涉及一種FFT處理器，尤其涉及一種基于DIF的基-2并行FFT處理器及其處理方法。

背景技術

FFT在數字信號處理領域有著非常廣泛的應用，但長序列FFT運算量很大，實現比較困難。隨著高速器件的發展，關于如何快速實現長序列FFT這方面的研究很多，各種各樣的實現方法也相繼出現。例如使用多個專用芯片來構成并行結構以快速實現長序列FFT，但這種方法是基于專用芯片的，靈活性不足。近年來FPGA器件發展迅速，其可編程重構特性使得它在許多領域得到了越來越廣泛的應用。Xilinx公司Virtex-II系列FPGA內部集成了大量專用乘法器(Block?Multiplier)、大量塊RAM(Block?RAM)以及豐富的邏輯門資源，這使得它非常適合實現FFT這種需要大量乘法器、大量塊RAM和寄存器的設計。理論上FFT算法有兩種，即按時間抽取法DIT(Decimation-In-Time)和按頻率抽取法(Decimation-In-Freqency)，兩種算法沒有本質上的區別，只是復數加減法與旋轉因子乘法的次序有區別，兩種方法的運算量是一樣的。但在實現方式上，兩者的蝶形運算結構不同。為了提高長序列FFT的處理速度和系統吞吐量(Throughput)，本發明分析并設計了一種基于DIF方法的適合于FPGA實現的并行FFT。

發明內容

本發明所要解決的技術問題是：提供一種基于DIF的基-2并行FFT處理器，該并行FFT處理器可線性提高處理速度；

此外，本發明還提供一種基于DIF的基-2并行FFT處理器的處理方法，該方法也可以線性提高處理速度。

為解決上述技術問題，本發明采用如下技術方案。

一種基于DIF的基-2并行FFT處理器，包括并行FFT輸入運算器、旋轉因子模塊和FFT處理器；所述并行FFT輸入運算器包括2^M路并行的加減法器、以及用以實現時序同步的延時單元，其中M為非負整數；所述FFT處理器包括2^M路并行的FFT?IP核；2^M路并行的加減法器與2^M路并行的FFT?IP核一一對應相連；每一路加減法器的輸出序列與旋轉因子模塊中的相應旋轉因子相乘后均輸入給與自身對應相連的一路FFT?IP核；所述延時單元設置在并行FFT輸入運算器中的加減法器的輸入端、或/和輸出端。

作為本發明的一種優選方案，所述基于DIF的基-2并行FFT處理器的輸入序列長為K·2^M，其中K為正整數，所述FFT?IP核所處理的序列的長度為K。

作為本發明的另一種優選方案，所述旋轉因子模塊中存儲有旋轉因子查找表。

一種基于DIF的基-2并行FFT處理器的處理方法，包括以下步驟：

步驟一，將長度為K·2^M點的序列x(n)平均分為2^M組序列，即x(n)，x(n+K)，x(n+2K)，…，x(n+(2^M-1)K)，其中K為正整數，M為非負整數；

步驟二，將所述2^M組序列同步輸入到并行FFT輸入運算器中，所述并行FFT輸入運算器包括2^M路并行的加減法器；

步驟三，將通過并行FFT輸入運算器計算得到的2^M組加減結果乘以旋轉因子模塊中存儲的對應的旋轉因子，獲得2^M組乘積結果；

步驟四，將所述2^M組乘積結果分別輸入到長度為K的FFT?IP核進行FFT處理，得到長度為K的FFT結果；把2^M路的FFT結果首尾相連起來，即獲得輸入序列的FFT結果。

作為本發明的一種優選方案，所述基于DIF的基-2并行FFT處理器的輸入序列長為K·2^M，其中K為正整數，所述FFT?IP核所處理的序列的長度為K。

作為本發明的另一種優選方案，所述旋轉因子模塊中存儲有旋轉因子查找表。

作為本發明的再一種優選方案，所述并行FFT輸入運算器中的加減法器的輸入端、或/和輸出端設有用以實現時序同步的延時單元。

本發明的有益效果在于：本發明所述的基于DIF的基-2并行FFT處理器將長序列分裂成短序列，并由多個FFT處理器并行實現短序列的FFT，從而線性提高了處理速度和系統吞吐量。

附圖說明

圖1為本發明所述的基于DIF的基-2并行FFT處理器的結構示意圖；