[發明專利]一種FPGA 原型驗證時鐘裝置

有效

• 申請號: 201110242837.3
• 申請日: 2011-08-23
• 公開（公告）號: CN102306034A
• 公開（公告）日: 2012-01-04
• 發明（設計）人: 郭文帥;劉永宏
• 申請（專利權）人: 北京亞科鴻禹電子有限公司
• 主分類號: G06F1/08
• 分類號: G06F1/08
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 蘇培華

1.一種FPGA原型驗證時鐘裝置，其特征在于：包括主控芯片，第一FPGA芯片，第二FPGA芯片，以及

同時連接第一FPGA芯片和第二FPGA芯片的外部時鐘輸入輸出電路；

一端連接主控芯片、另一端分別連接第一FPGA芯片和第二FPGA芯片的內部可編程時鐘電路；

直連第一FPGA芯片、或者第二FPGA芯片、或者同時連接第一FPGA芯片和第二FPGA芯片的外直插晶振電路；

從第一FPGA芯片指向第二FPGA芯片的源同步時鐘電路；和/或，從第二FPGA芯片指向第一FPGA芯片的源同步時鐘電路；

用于將第一FPGA芯片或第二FPGA芯片的反饋時鐘引入主控芯片，以及將調整后時鐘引入第一FPGA芯片和第二FPGA芯片的反饋時鐘電路。

2.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的外部時鐘輸入輸出電路包括外部時鐘輸入接口和外部時鐘輸出接口；外部時鐘輸入接口連接第一FPGA芯片和第二FPGA芯片，用于將外部時鐘資源輸入到第一FPGA芯片和第二FPGA芯片；外部時鐘輸出接口連接第一FPGA芯片和第二FPGA芯片，用于將第一FPGA芯片和第二FPGA芯片的時鐘資源輸出。

3.如權利要求2所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的外部時鐘輸入接口包括LVDS輸入接口，所述的外部時鐘輸出接口包括LVDS輸出接口。

4.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的內部可編程時鐘電路包括可編程時鐘，所述可編程時鐘連接主控芯片、第一FPGA芯片和第二FPGA芯片，用于當主控芯片接收計算機傳入參數后，由主控芯片控制可編程時鐘得到需要的內部時鐘資源發送到第一FPGA芯片和第二FPGA芯片。

5.如權利要求3或4所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的可編程時鐘還連接所述的外部時鐘輸出接口，用于將通過可編程時鐘得到的時鐘資源輸出。

6.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的外直插晶振電路包括六個晶振插座，其中兩個連接第一FPGA芯片，另外兩個連接第二FPGA芯片，剩余兩個連接第一FPGA芯片和第二FPGA芯片，用于按需求提供晶振時鐘資源。

7.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的反饋時鐘電路具體為：第一FPGA芯片和第二FPAG芯片通過時鐘電路連接主控芯片，主控芯片通過另一時鐘電路連接第一FPGA芯片和第二FPGA芯片，用于通過主控芯片的時鐘控制單元對以第一FPGA芯片或者第二FPGA芯片作為主FPGA芯片輸出的時鐘進行相位調整后供入第一FPGA芯片和第二FPGA芯片。

8.如權利要求7所述的一種FPGA原型驗證時鐘裝置，其特征在于：

第一FPGA芯片和第二FPGA芯片的反饋時鐘由外部PC機的配置信息控制打開和關閉。

9.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的源同步時鐘電路具體為第一FPGA芯片通過時鐘線路連接第二FPGA芯片，用于實現源同步的數據傳輸。

10.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：

所述的主控芯片還包括內部時鐘模塊，用于在主控芯片內部產生時鐘資源輸送到第一FPGA芯片和第二FPGA芯片。

11.如權利要求1所述的一種FPGA原型驗證時鐘裝置，其特征在于：還包括堆疊插座，用于在堆疊的多個FPGA原型驗證時鐘裝置之間傳輸時鐘資源。