[發明專利]半導體器件

有效

• 申請號: 201110241218.2
• 申請日: 2011-08-22
• 公開（公告）號: CN102956699B
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 梁擎擎;許淼;朱慧瓏;鐘匯才
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/49
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及半導體技術，更具體地，涉及使用背柵的半導體器件。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶 體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然 而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。

隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際 上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度 減小而下降。

亞閾值擺幅(subthreshold?swing)，又稱為S因子，是MOSFET在 亞閾狀態工作時、用作為邏輯開關時的一個重要參數。它定義為：S＝ dVgs/d(log10?Id)，單位是[mV/decade]。S在數值上等于為使漏極電流Id 變化一個數量級時所需要的柵極電壓增量ΔVgs，表示著Id-Vgs關系曲 線的上升率。S值與器件結構和溫度等有關。室溫下S的理論最小值為 60mV/decade。

隨著MOSFET的尺寸按比例縮小，S值表征的亞閾特性也會發生退 化，導致穿通電流的產生，使得柵極失去對漏極電流的控制作用。

為了抑制上述的短溝道效應，可以采用絕緣體上硅(SOI)晶片制 作MOSFET。SOI晶片中的半導體層的厚度例如小于20nm，因而提供了超 薄溝道。這樣，柵極電壓對超薄溝道中的耗盡層電荷的控制得以改善。

然而，超薄溝道產生了新的技術問題：超薄溝道的厚度變化顯著改 變閾值電壓。結果，必須精確地控制SOI?MOSFET中的半導體層的厚度才 能獲得所需的閾值電壓，這導致制造工藝上的困難。

發明內容

本發明的目的是提供一種利用背柵減小閾值電壓波動的半導體器 件。

根據本發明的一方面，提供一種半導體器件，包括：在超薄半導體 層中形成的源/漏區；在超薄半導體層中形成的位于源/漏區之間的溝道 區；位于溝道區上方的前柵疊層，所述前柵疊層包括前柵和位于前柵和 溝道區之間的前柵介質層；位于溝道區下方的背柵疊層，所述背柵疊層 包括背柵和位于背柵和溝道區之間的背柵介質層，其中，前柵由高閾值 電壓材料形成，背柵由低閾值電壓材料形成。

優選地，所述高閾值電壓材料是N型金屬或P型金屬。

優選地，所述N型金屬包括選自稀土元素和IIIB族元素中的至少 一種。

優選地，所述P型金屬包括選自IIIA族元素中的至少一種。

優選地，所述高閾值電壓材料的導電類型與半導體器件的導電類型 相同。

優選地，所述低閾值電壓材料包括硅化物。

根據本發明的另一方面，提供一種半導體器件，包括：在超薄半導 體層中形成的源/漏區；在超薄半導體層中形成的位于源/漏區之間的溝 道區；位于溝道區上方的前柵疊層，所述前柵疊層包括前柵和位于前柵 和溝道區之間的前柵介質層；位于溝道區下方的背柵疊層，所述背柵疊 層包括背柵和位于背柵和溝道區之間的背柵介質層，其中，前柵和背柵 由相同的材料組成，在半導體器件工作時向背柵施加正向偏置電壓。

本發明的半導體器件利用前柵和背柵的材料組合和/或向背柵施加 的正向偏置電壓改變前柵相對于背柵計算的表面勢φ_sp，從而減小甚至完 全抵消超薄半導體層的厚度變化對半導體器件的閾值電壓的影響。

附圖說明

圖1示出了根據本發明的半導體器件的示意性結構的截面圖。

圖2示出了根據本發明的半導體器件在垂直方向上的能帶圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在各個附圖中，為了清楚起 見，附圖中的各個部分沒有按比例繪制。

在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、 尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技 術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。除 非在下文中特別指出，半導體器件中的各個部分可以由本領域的技術人 員公知的材料構成。

<第一實施例>