[發明專利]一種提高實時視頻采集EMIF接口速度的方法

無效

• 申請號: 201110233873.3
• 申請日: 2011-08-16
• 公開（公告）號: CN102938830A
• 公開（公告）日: 2013-02-20
• 發明（設計）人: 鄧松峰;徐起;袁承宗
• 申請（專利權）人: 上海航天測控通信研究所
• 主分類號: H04N5/765
• 分類號: H04N5/765
• 代理公司: 上海航天局專利中心 31107
• 代理人: 金家山

1.一種提高實時視頻采集EMIF接口速度的方法，該方法利用兩塊SDRAM進行乒乓操作作為圖像數據緩沖來提高DSP的EMIF接口數據采集速度，以滿足視頻實時采集要求，其特征在于：由一個系統核心處理器DM642(1)、一個FPGA(2)、一個CCD采集模塊(4)和三個SDRAM——一個主存儲器件SDRAM1(3)、和兩個輔助存儲器件SDRAM2(5)、SDRAM3(6)，所述DM642(1)外部存儲器接口的SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]和BE[3:0]信號引腳分別連接SDRAM1(3)的WE、CKE、CAS、RAS、A、D和DQM引腳，CE0引腳連接SDRAM1(3)的/CS引腳，同時SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]、BE[3:0]及CE2信號輸入FPGA(2)；并將FPGA(2)輸出控制存儲器信號引腳分別連接SDRAM2(5)的A、DQM、D、WE、CKE、CAS、RAS、和/CS以及SDRAM3(6)的A、DQM、D、WE、CKE、CAS、RAS、和/CS；FPGA(2)輸出中斷信號引腳連接DM642(1)的外部中斷信號引腳INT4；CCD采集模塊(4)的行、場、點同步信號H、V、P及CCD數據引腳CCD_Data[7:0]連接到FPGA(2)。

2.根據權利要求1所述的一種提高實時視頻采集EMIF接口速度的方法，其特征在于：FPGA(2)內部包括數據輸入輸出選通控制單元SDCtrlSwitch，SDRAM寫控制信號產生單元SDCtrl_FPGA，數據流單元DataProcess；輸入輸出選通控制單元判斷圖像數據是奇數場或是偶數場來產生相應的選通控制信號，SDRAM寫控制信號產生單元根據CCD圖像數據的同步信號產生SDRAM的寫入控制信號，數據流單元數據總線上數據的流向及輸入輸出狀態。

3.根據權利要求1所述的一種提高實時視頻采集EMIF接口速度的方法，其特征在于：FPGA的內部結構中，數據輸入輸出選通控制單元SDCtrlSwitch的讀SDRAM控制信號Emif_SDWE、Emif_SDCKE、Emif_SDCAS和Emif_SDRAS分別連接DM642(1)外部存儲器接口的SDRAM控制信號引腳SDWE、SDCKE、SDCAS和SDRAS；SDCtrlSwitch單元的Emif_SDCE信號引腳連接DM642(1)的CE2空間選通信號引腳CE2；SDCtrlSwitch單元的SDRAM2_SDCS、SDRAM2_SDW、SDRAM2_SDCKE、SDRAM2_SDCAS和SDRAM2_SDRAS引腳連接SDRAM2(5)的引腳/CS、WE、CKE和CAS；SDCtrlSwitch單元的SDRAM3_SDCS、SDRAM3_SDWE、SDRAM3_SDCKE、SDRAM3_SDCAS和SDRAM3_SDRAS引腳連接SDRAM3(6)的引腳CS、WE、CKE和CAS；SDCtrlSwitch?單元的字節選通信號引腳EMIF?BE[3:0]連接DM642(1)外部存儲器接口的BE[3:0]引腳，SDRAM2_BE[3:0]引腳連接SDRAM2(5)的DQM引腳，SDRAM3_BE[3:0]信號引腳連接SDRAM3(6)的DQM引腳；FPGA(2)中的SDRAM寫控制信號產生單元SDCtrl_FPGA的行同步信號H_ccd，場同步信號V_ccd，點時鐘Pclk_ccd信號引腳分別連接CCD采集模塊(4)的行H、場V、點P信號；FPGA(2)中的數據流單元DataProcess的CCD_data[7..0]信號引腳連接CCD采集模塊(4)的AD輸出數據引腳CCD_Data[7..0]；DataProcess單元的Emif_ED信號引腳連接DM642(1)的ED[31:0]信號引腳，DataProcess單元的SDRAM2_ED[31:0]信號引腳連接SDRAM2(5)的D[31:0]；SDRAM3_ED[31:0]信號連引腳連接SDRAM3(6)的D[31:0]引腳；用FPGA(2)控制CCD圖像數據直接寫入作為數據緩存的存儲器件SDRAM2(5)和SDRAM3(6)，并在FPGA(2)的控制下以場同步信號作為切換，將兩塊乒乓操作的存儲器件SDRAM2(5)和SDRAM3(6)輪流接入DSP的CE2空間。