[發(fā)明專利]用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)及具有其的存儲(chǔ)器

無效

• 申請(qǐng)?zhí)枺?/td>: 201110230043.5
• 申請(qǐng)日: 2011-08-09
• 公開（公告）號(hào): CN102347057A
• 公開（公告）日: 2012-02-08
• 發(fā)明（設(shè)計(jì)）人: 周忠玲;黃崇禮
• 申請(qǐng)（專利權(quán)）人: 北京時(shí)代全芯科技有限公司
• 主分類號(hào): G11C7/10
• 分類號(hào): G11C7/10
• 代理公司: 北京清亦華知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 張大威

技術(shù)領(lǐng)域

本發(fā)明涉及存儲(chǔ)器設(shè)計(jì)及制造技術(shù)領(lǐng)域，特別涉及一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)及具有其的存儲(chǔ)器。

背景技術(shù)

隨著集成電路工藝技術(shù)進(jìn)入深亞微米、超深亞微米階段，時(shí)鐘信號(hào)及時(shí)鐘網(wǎng)絡(luò)分布的重要性越來越引起人們的關(guān)注。對(duì)于同步的VLSI系統(tǒng)，電路速度主要受兩個(gè)因素影響：一是組合邏輯電路部分的最長(zhǎng)路徑的延遲；二是同步元件內(nèi)的最大時(shí)鐘偏差。在深亞微米階段，組合邏輯電路的開關(guān)速度提高，時(shí)鐘偏差成為影響電路性能的制約因素。不合理的控制時(shí)鐘偏差，不僅會(huì)使高速VLSI芯片的性能明顯降低，還可能導(dǎo)致系統(tǒng)的誤操作。并且，由于需要驅(qū)動(dòng)大負(fù)載和在高頻開關(guān)下工作，時(shí)鐘已成為數(shù)字集成電路動(dòng)態(tài)功耗的主要來源之一。同時(shí)在考慮成本的前提下又希望時(shí)鐘網(wǎng)絡(luò)越簡(jiǎn)單越好，這樣時(shí)鐘線占用面積越小，芯片的面積就可以優(yōu)化。因此，必須合理的布置時(shí)鐘網(wǎng)絡(luò)來達(dá)到使時(shí)鐘偏差最小，面積最省。

現(xiàn)有的時(shí)鐘樹一般采用H樹結(jié)構(gòu)與線平衡結(jié)構(gòu)。如圖1所示，為現(xiàn)有具有16個(gè)葉子節(jié)點(diǎn)的H型結(jié)構(gòu)的時(shí)鐘樹，時(shí)鐘CLKIN到每一終端節(jié)點(diǎn)的延時(shí)是一樣的。這樣當(dāng)時(shí)鐘CLKIN上升沿或下降沿來到的時(shí)候，經(jīng)過相同時(shí)間的延時(shí)，時(shí)鐘到達(dá)負(fù)載時(shí)如果要輸出的數(shù)據(jù)已經(jīng)準(zhǔn)備好，數(shù)據(jù)就可以輸出了。一般使用反向器來增強(qiáng)時(shí)鐘驅(qū)動(dòng)能力，保證經(jīng)過一段時(shí)間的延時(shí)后，時(shí)鐘轉(zhuǎn)換速率滿足系統(tǒng)要求。這種結(jié)構(gòu)可以保證每一驅(qū)動(dòng)終端時(shí)鐘信號(hào)的延時(shí)是相同的。但是如果在驅(qū)動(dòng)終端很多而同時(shí)又要求各個(gè)終端數(shù)據(jù)同時(shí)到達(dá)可編程緩沖器的情況下，只采用H型結(jié)構(gòu)或線平衡結(jié)構(gòu)則不能滿足數(shù)據(jù)處理的需要，而且時(shí)鐘需要來回很多次，這會(huì)造成時(shí)鐘信號(hào)自身的互擾。

發(fā)明內(nèi)容

本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一。

為此，本發(fā)明的一個(gè)目的在于提出一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，該時(shí)鐘樹結(jié)構(gòu)能夠解決目前時(shí)鐘樹結(jié)構(gòu)互擾嚴(yán)重、且時(shí)鐘樹結(jié)構(gòu)復(fù)雜的技術(shù)缺陷。

本發(fā)明的另一目的在于提出一種具有上述時(shí)鐘樹結(jié)構(gòu)的存儲(chǔ)器。

為了實(shí)現(xiàn)上述目的，本發(fā)明第一方面實(shí)施例提出的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，包括：多個(gè)數(shù)據(jù)發(fā)送端；多個(gè)第一FIFO單元，所述多個(gè)第一FIFO單元中的每一個(gè)的輸入均與一個(gè)數(shù)據(jù)發(fā)送端相連，且所述多個(gè)第一FIFO單元的輸出均受來自第一時(shí)鐘通路的第一時(shí)鐘控制；多個(gè)第二FIFO單元，所述多個(gè)第二FIFO單元中的每一個(gè)的輸入均與一個(gè)第一FIFO單元的輸出相連，且所述多個(gè)第二FIFO單元的輸出均受來自第二時(shí)鐘通路的第二時(shí)鐘控制；可編程緩沖器，所述可編程緩沖器均與所述多個(gè)第二FIFO單元的輸出相連，且所述可編程緩沖器受第三時(shí)鐘控制，其中，對(duì)于所述第二FIFO單元，每個(gè)所述第二FIFO單元對(duì)應(yīng)的第二時(shí)鐘通路中的時(shí)鐘路徑與所述第二FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑之和均相等以使所述多個(gè)第二FIFO單元輸出的數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。

根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，充分利用數(shù)據(jù)通路與時(shí)鐘通路之間的關(guān)系，通過將各個(gè)輸出端和與之對(duì)應(yīng)的輸入端之間的時(shí)鐘路徑的延時(shí)加上數(shù)據(jù)路徑的延時(shí)相等的設(shè)計(jì)，從而保證每個(gè)數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。另外，該時(shí)鐘樹結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單、沒有時(shí)鐘信號(hào)的迂回且減少時(shí)鐘信號(hào)互擾的優(yōu)點(diǎn)。第三，本發(fā)明的時(shí)鐘樹結(jié)構(gòu)數(shù)據(jù)線和時(shí)鐘線布局簡(jiǎn)單，占用面積越小，因此達(dá)到優(yōu)化芯片的目的，降低了成本。

另外，根據(jù)本發(fā)明的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)還可以具有如下附加的技術(shù)特征：

在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)第一FIFO單元均相同。

在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)第二FIFO單元均相同。

在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)數(shù)據(jù)發(fā)送端、所述多個(gè)第一FIFO單元和多個(gè)第二FIFO單元均呈水平排列。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，在所述第一時(shí)鐘通路中，所述多個(gè)第一FIFO單元中兩側(cè)邊緣的第一FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第一FIFO單元中中間部分的第一FIFO單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第一FIFO單元中兩側(cè)邊緣的第一FIFO單元的數(shù)據(jù)先輸出至對(duì)應(yīng)的第二FIFO單元。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述多個(gè)第二FIFO單元中中間部分的第二FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最短，所述多個(gè)第二FIFO單元中兩側(cè)邊緣的第二FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最長(zhǎng)

根據(jù)本發(fā)明的一個(gè)實(shí)施例，在所述第二時(shí)鐘通路中，所述多個(gè)第二FIFO單元中兩側(cè)邊緣的第二FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第二FIFO單元中中間部分的第二FIFO單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第二FIFO單元的輸出數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。