[發明專利]數據傳輸裝置及方法

有效

• 申請號: 201110228661.6
• 申請日: 2011-08-05
• 公開（公告）號: CN102916700A
• 公開（公告）日: 2013-02-06
• 發明（設計）人: 楊秋平
• 申請（專利權）人: 炬力集成電路設計有限公司
• 主分類號: H03M1/54
• 分類號: H03M1/54;H03L7/06
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 王一斌;王琦

技術領域

本發明涉及數據傳輸技術，特別涉及由數字時鐘域至模擬時鐘域的數據傳輸裝置及方法。

背景技術

現有技術中以例如FPGA(Field-Programmable?Gate?Array，現場可編程門陣列)等IC(integrated?circuit，集成電路)器件所實現的數據傳輸裝置中通常會涉及在數字時鐘域與模擬時鐘域之間的數據傳輸。其中，對于從數字時鐘域向模擬時鐘域的同頻數據傳輸，現有的數據傳輸裝置需要通過在數字時鐘域與模擬時鐘域的接口處利用模擬時鐘對數據信號進行重采樣。而且，現有的數據傳輸裝置還需要使模擬時鐘相比于數字時鐘具有一定的可靠重采樣延時，并利用該可靠重采樣延時來確保數據重采樣的正確性。

為了滿足上述可靠重采樣延時，現有的數據傳輸裝置通常從如下的兩種方式中任選其一：

方式一、通過時延電路來約束模擬時鐘與數字時鐘的相位關系；

方式二、利用PLL(Phase?Locked?Loop，鎖相環)/DLL(Delay?Locked?Loop，鎖延時環)電路對模擬時鐘與數字時鐘進行同步，本文中出現的“/”表示“或”的關系。

圖1為現有技術中的一種數據傳輸裝置的框架結構示意圖。如圖1所示的數據傳輸裝置采用上述方式一來滿足上述可靠重采樣延時、并包括：時延電路11和數據重采樣電路12。時延電路11用于通過對數字時鐘信號clk_d進行時延約束得到與數字時鐘信號clk_d同頻、并以可靠重采樣延時td_ck的時長(可靠重采樣延時td_ck的時長通常小于數字時鐘信號clk_d的半個時鐘周期)延遲于數字時鐘信號clk_d的模擬時鐘信號clk_ana，即模擬時鐘信號clk_ana與數字時鐘信號clk_d來自同一時鐘源；數據重采樣電路12用于通過對來自數字時鐘域的數字數據信號data_d(以data_d具有n個數據比特位為例、本文中出現的用于表示數值的n為大于1的正整數)以模擬時鐘信號clk_ana為采樣時鐘進行采樣得到輸出至模擬時鐘域的與數字數據信號data_d同頻的模擬數據信號data_ana(data_ana同樣具有n個數據比特位)。

圖2為如圖1所示的數據傳輸裝置的內部時序示意圖。如圖2所示，以作為采樣時鐘的模擬時鐘信號clk_ana的上升沿為采樣時刻為例，由于模擬時鐘信號clk_ana以可靠重采樣延時td_ck的時長延遲于數字時鐘信號clk_d，因而模擬時鐘信號clk_ana的上升沿相比于數字時鐘信號clk_d相應地就會延遲一個可靠重采樣延時td_ck的時長，從而使數據重采樣電路12在模擬時鐘信號clk_ana的各上升沿對應的采樣時刻t21～t23能夠可靠地采樣到數字數據信號data_d。

然而，由于時延電路11在不同工藝的IC器件的具體實現方式會各不相同，因而如圖1所示的采用上述方式一來滿足上述可靠重采樣延時的數據傳輸裝置的可移植性不高。

圖3為現有技術中的另一種數據傳輸裝置的框架結構示意圖。如圖3所示的數據傳輸裝置采用上述方式二采用上述方式一來滿足上述可靠重采樣延時、并包括：PLL/DLL電路31和數據重采樣電路32。PLL/DLL電路31用于通過對數字時鐘信號clk_d進行PLL/DLL處理得到與數字時鐘信號clk_d同頻、并以半個時鐘周期延遲于數字時鐘信號clk_d的模擬時鐘信號clk_ana，即模擬時鐘信號clk_ana與數字時鐘信號clk_d來自同一時鐘源；數據重采樣電路32用于通過對來自數字時鐘域的數字數據信號data_d以模擬時鐘信號clk_ana為采樣時鐘進行采樣得到輸出至模擬時鐘域的與數字數據信號data_d同頻的模擬數據信號data_ana。

圖4為如圖3所示的數據傳輸裝置的內部時序示意圖。如圖4所示，以作為采樣時鐘的模擬時鐘信號clk_ana的上升沿為采樣時刻為例，由于模擬時鐘信號clk_ana延遲于數字時鐘信號clk_d半個時鐘周期，因而模擬時鐘信號clk_ana的上升沿相比于數字時鐘信號clk_d延遲的半個時鐘周期的時長明顯大于可靠重采樣延時td_ck的時長，從而使數據重采樣電路32在模擬時鐘信號clk_ana的各上升沿對應的采樣時刻t41～t43能夠更可靠地采樣到數字數據信號data_d。