[發(fā)明專利]三維半導(dǎo)體器件

有效

• 申請?zhí)枺?/td>: 201110219876.1
• 申請日: 2011-05-25
• 公開（公告）號: CN102354519A
• 公開（公告）日: 2012-02-15
• 發(fā)明（設(shè)計(jì)）人: 姜郁成;張東鉉;張星珍;李勛;金鎮(zhèn)護(hù);金南錫;文炳植;李于東
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: G11C5/00
• 分類號: G11C5/00;H01L23/495
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 錢大勇

相關(guān)申請的交叉引用

本申請要求享受于2010年5月25日在韓國知識產(chǎn)權(quán)局提交、申請?zhí)枮镹o.10-2010-0048616的韓國專利申請的優(yōu)先權(quán)，其公開內(nèi)容在此整體引入作為參考。

技術(shù)領(lǐng)域

本發(fā)明構(gòu)思涉及半導(dǎo)體器件，更具體而言，涉及包括硅貫通孔(TSV)的三維(3D)半導(dǎo)體器件。

背景技術(shù)

隨著如移動電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理(PDA)等的數(shù)字信息設(shè)備產(chǎn)品變得越來越小和越來越輕并具有先進(jìn)的功能和更高的性能，用在這些設(shè)備中的半導(dǎo)體封裝也需要變小、變輕以及具有高集成度。用于在一個(gè)封裝中提供多個(gè)半導(dǎo)體芯片的3D半導(dǎo)體技術(shù)已經(jīng)引起重視。

發(fā)明內(nèi)容

這里公開一種包括基板貫通孔(TSV)的布置界面并具有去負(fù)載耦合(load-decoupled)結(jié)構(gòu)的半導(dǎo)體器件。

本發(fā)明還公開一種半導(dǎo)體器件，其中同樣類型的半導(dǎo)體芯片層疊在一起并且它們可不同地配置。

本發(fā)明還公開一種半導(dǎo)體器件，其中具有相同原始電路設(shè)計(jì)的半導(dǎo)體芯片層疊在一起。

本發(fā)明還公開一種半導(dǎo)體器件，其中在芯片識別熔絲切除后可對晶圓(wafer)進(jìn)行測試。

附圖說明

通過下面詳細(xì)描述，結(jié)合附圖，可以更清楚地理解示例性實(shí)施例，其中：

圖1示出了根據(jù)實(shí)施例的三維(3D)半導(dǎo)體器件；

圖2是根據(jù)實(shí)施例的半導(dǎo)體存儲器件的方塊圖；

圖3示出了在圖1所示的3D半導(dǎo)體器件的數(shù)據(jù)輸入路徑上設(shè)置硅貫通孔(TSV)界面(boundary)的操作；

圖4示出了在圖1所示的3D半導(dǎo)體器件的數(shù)據(jù)輸出路徑上設(shè)置TSV界面的可選方案；

圖5示出了在圖1所示的3D半導(dǎo)體器件的命令/地址路徑上設(shè)置TSV界面的可選方案；

圖6示出了在圖1所示的3D半導(dǎo)體器件的時(shí)鐘路徑上設(shè)置TSV界面的可選方案；

圖7示出了根據(jù)實(shí)施例的先入先出(FiFo)讀取控制器；

圖8示出了可選實(shí)施例；

圖9是如圖7所示的先入先出讀取控制器的操作時(shí)序圖；

圖10示出了如圖1所示的3D半導(dǎo)體器件的全局控制操作；

圖11示出了如圖10所示的用于控制全局控制電路的全局芯片選擇信號發(fā)生電路；

圖12示出了根據(jù)實(shí)施例的全局命令發(fā)生器；

圖13示出了根據(jù)實(shí)施例的主芯片中的局部讀取控制路徑和全局讀取控制路徑；

圖14示出了根據(jù)實(shí)施例的TSV輸入/輸出(I/O)模塊，其設(shè)計(jì)成使得主芯片的路徑與從芯片的路徑可彼此不同。

圖15A和15B分別示出了根據(jù)實(shí)施例的包括不同元件的邏輯電路，這些元件符合基于包括具有相同物理性能的電路的芯片中多層的設(shè)計(jì)目的；

圖16示出了根據(jù)實(shí)施例的一個(gè)結(jié)構(gòu)中的電晶片(Die)分類(EDS)級測試路徑和封裝級測試路徑，其中主芯片和第一從芯片層疊在一起；

圖17和18分別示出了包括不同I/O類型(即輸入態(tài)/輸出態(tài)/三態(tài))的邏輯電路，它們符合基于包括具有相同物理性能的電路的芯片中多層的設(shè)計(jì)目的；

圖19示出了根據(jù)實(shí)施例的TSV到凸塊氣接方法，其防止凸塊到晶圓后側(cè)短路；

圖20示出了根據(jù)實(shí)施例的TSV到凸塊氣接方法，其防止凸塊到晶圓后側(cè)短路；

圖21示出了根據(jù)實(shí)施例的層疊半導(dǎo)體芯片中的電路方塊圖，其用于晶圓測試中并可在封裝工藝完成后停用；以及

圖22示出了根據(jù)實(shí)施例的邏輯電路，其中在芯片識別熔絲被切除后可使用探針測試點(diǎn)對晶圓進(jìn)行測試。

具體實(shí)施方式

現(xiàn)在對示例性實(shí)施例進(jìn)行詳細(xì)的描述，這些示例性實(shí)施例如附圖所示。然而，這些示例性實(shí)施例不限于下面示出的實(shí)施例，這里的實(shí)施例僅是被引入以提供對示例性實(shí)施例范圍和精神的容易和完整理解。在這些附圖中，為清楚起見，層和區(qū)域的厚度被放大。并且附圖中的多種元件和區(qū)域被示意性地標(biāo)出。因此，本發(fā)明構(gòu)思不限于附圖中繪出的相對尺寸或距離。附圖中相似的附圖標(biāo)記表示相似的元件，并且因此不再重復(fù)對它們進(jìn)行描述。