[發(fā)明專利]一種多輸入-多時鐘維持阻塞型D觸發(fā)器

有效

• 申請?zhí)枺?/td>: 201110219023.8
• 申請日: 2011-08-02
• 公開（公告）號: CN102355235A
• 公開（公告）日: 2012-02-15
• 發(fā)明（設(shè)計）人: 趙不賄
• 申請（專利權(quán)）人: 江蘇大學(xué)
• 主分類號: H03K3/012
• 分類號: H03K3/012;H03K3/013
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 樓高潮

技術(shù)領(lǐng)域

本發(fā)明屬于電子技術(shù)領(lǐng)域，具體涉及一種觸發(fā)器電路，特別涉及一種具有多路數(shù)據(jù)輸入端和多個時鐘觸發(fā)端的維持阻塞型D觸發(fā)器及其具有觸發(fā)優(yōu)先的電路。?

背景技術(shù)

觸發(fā)器是一種具有存儲功能的器件，在數(shù)字電子技術(shù)中用于構(gòu)成各種時序邏輯電路。觸發(fā)器有多種類型：按觸發(fā)方式分為電平觸發(fā)、主從觸發(fā)、邊沿觸發(fā)；按邏輯功能分觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器等。觸發(fā)器的特性用觸發(fā)方式和邏輯功能進(jìn)行描述，觸發(fā)方式用于決定狀態(tài)變化特點，即接收輸入信號改變狀態(tài)的方式；邏輯功能決定狀態(tài)變化的方向，即次態(tài)值。已有的觸發(fā)器都是單個數(shù)據(jù)輸入端和單個時鐘觸發(fā)端。?

由于已有的觸發(fā)器只有一個時鐘觸發(fā)端，因此在同步電路的設(shè)計中，所有觸發(fā)器的時鐘觸發(fā)端都連接在一起。隨著集成電路集成度的不斷提高，這種方式引起的時鐘偏移、時鐘負(fù)載電流、功耗、電磁輻射干擾等矛盾突出，以事件為驅(qū)動的分布式系統(tǒng)和異步電路很好地克服了同步電路的上述缺點，但現(xiàn)有的觸發(fā)器不便用于以事件為驅(qū)動的分布式系統(tǒng)和異步電路的設(shè)計。?

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種具有多路數(shù)據(jù)輸入端和多個時鐘觸發(fā)端的維持阻塞型D觸發(fā)器，該D觸發(fā)器每路數(shù)據(jù)輸入端分別對應(yīng)一個時鐘觸發(fā)端，每個時鐘觸發(fā)端用來接受一個外部觸發(fā)事件。?

本發(fā)明的技術(shù)方案是：一種多輸入-多時鐘維持阻塞型D觸發(fā)器，包括一個多輸入基本鎖存器和兩個及以上輸入單元；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器；所述輸入單元包括數(shù)據(jù)輸入端和時鐘觸發(fā)端。?

進(jìn)一步，所述輸入單元由兩個基本鎖存器組成。?

進(jìn)一步，所述多輸入-多時鐘維持阻塞型D觸發(fā)器包括優(yōu)先級電路，所述優(yōu)先級電路輸出端接入到所述輸入單元的時鐘觸發(fā)端。?

進(jìn)一步，所述優(yōu)先級電路包括一個以上與門電路，所述與門電路的個數(shù)比所述輸入單元個數(shù)少一個；除優(yōu)先級最高的所述輸入單元外，任一所述與門電路的輸入端連接所有高優(yōu)先級輸入單元的時鐘信號和所連接的輸入單元的時鐘信號。?

進(jìn)一步，所述輸入單元為3個。?

本發(fā)明的有益技術(shù)效果為：多輸入-多時鐘維持阻塞型D觸發(fā)器的各數(shù)據(jù)輸入端都對應(yīng)一個時鐘觸發(fā)端，觸發(fā)器的時鐘觸發(fā)端用來接受一個外部觸發(fā)事件。當(dāng)外部事件發(fā)生時，相應(yīng)的數(shù)據(jù)輸入端中的數(shù)據(jù)被鎖存。當(dāng)多個事件同時到達(dá)時，為了避免引起數(shù)據(jù)沖突，采用了優(yōu)先級電路，對所述的多輸入-多時鐘維持阻塞型D觸發(fā)器電路進(jìn)行改進(jìn)，可以讓優(yōu)先級最高的時鐘觸發(fā)端觸發(fā)。本發(fā)明可作為公共存儲器，應(yīng)用于時序電路的設(shè)計，特別是由事件驅(qū)動的分布式系統(tǒng)和異步電路的設(shè)計，與已有的觸發(fā)器相比，在多路數(shù)據(jù)輸入的情況下，直接由事件驅(qū)動，數(shù)據(jù)選擇電路簡單，存儲速度快。?

附圖說明

圖1為3輸入-3時鐘維持阻塞型D觸發(fā)器的電路原理圖?

圖2為3輸入-3時鐘維持阻塞型D觸發(fā)器功能仿真圖

圖3為帶優(yōu)先級的3輸入-3時鐘維持阻塞型D觸發(fā)器的電路原理圖

圖4為帶優(yōu)先級的3輸入-3時鐘維持阻塞型D觸發(fā)器功能仿真圖

具體實施方式????

圖1是本發(fā)明的一個實施例的電路原理圖，為3輸入-3時鐘觸發(fā)端的維持阻塞結(jié)構(gòu)的D觸發(fā)器。其中與非門I20、I21、I22、I25組成第一輸入單元，與非門I17、I18、I19、I24組成第二輸入單元，與非門I14、I15、I16、I23組成第三輸入單元，其分別包括三個數(shù)據(jù)輸入端d1、d2、d3和對應(yīng)的三個時鐘觸發(fā)端cp1、cp2、cp3。I12、I13組成多輸入基本鎖存器。與非門I20、I21、I22、I25、I12、I13與非門電路構(gòu)成第一組維持阻塞結(jié)構(gòu)的D觸發(fā)器，與非門I17、I18、I19、I24、I12、I13構(gòu)成第二組維持阻塞結(jié)構(gòu)的D觸發(fā)器，與非門I14、I15、I16、I23、I12、I13構(gòu)成第三組維持阻塞結(jié)構(gòu)的D觸發(fā)器。