[發明專利]半導體器件、MOS晶體管及其形成方法

無效

• 申請號: 201110213088.1
• 申請日: 2011-07-28
• 公開（公告）號: CN102332394A
• 公開（公告）日: 2012-01-25
• 發明（設計）人: 胡劍
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L29/423;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，尤其涉及半導體器件、MOS晶體管及其形成方法。

背景技術

絕緣體上硅(SOI)結構與常規的體硅襯底(bulk?substrate)相比有諸多優點，例如：消除了閂鎖效應，減小了器件的短溝道效應，改善了抗輻照能力等等。因此，很多半導體芯片制造商采用SOI襯底來制作MOS晶體管。

SOI技術帶來器件和電路性能提高的同時也不可避免地帶來了不利的影響，其中最大的問題在于部分耗盡SOI器件的浮體效應(floating?body?effect)。當器件頂層硅膜的厚度大于最大耗盡層的寬度時，由于結構中氧化埋層的隔離作用，器件開啟后一部分沒有被耗盡的硅膜將處于電學浮空的狀態，這種浮體結構會給器件特性帶來顯著的影響，稱之為浮體效應。浮體效應會引起科克(kink)效應、漏擊穿電壓降低、反常亞閾值斜率等現象，從而影響器件性能。

由于浮體效應對器件性能帶來不利的影響，如何抑制浮體效應的研究，一直是SOI器件研究的熱點。針對浮體效應的解決措施分為兩類，一類是采用體接觸方式使積累的空穴得到釋放，一類是從工藝的角度出發采取源漏工程或襯底工程減輕浮體效應。所謂體接觸，就是使氧化埋層上方處于電學浮空狀態的體區和外部相接觸，導致空穴不可能在該區域積累，因此這種結構可以成功地克服SOI?MOS晶體管的浮體效應。

基于上述體接觸的原理，人們采取了很多結構來抑制所述浮體效應。例如采用在SOI襯底上形成H型柵極，在H型柵極的“|”部位兩側的體區形成體接觸區，在該體接觸區上形成接觸插栓，通過該接觸插栓、體接觸區將體區和外部相接觸，使空穴不可能在體區積累，因此這種結構可以成功地克服SOI?MOS晶體管的浮體效應。圖1為現有技術的SOI?MOS晶體管的俯視示意圖，圖2為圖1所示的SOI?MOS晶體管沿A-A方向的剖面結構示意圖。結合參考圖1和圖2，現有技術的SOI襯底10包括底層半導體襯底11、頂層半導體襯底13、位于底層半導體襯底11和頂層半導體襯底13中間的氧化埋層12，在頂層半導體襯底13中形成有體區14；在體區14上形成有H型柵極，該H型柵極包括“—”部位柵極182和兩“|”部位柵極181；在H型柵極的“—”部位柵極182的兩側的頂層半導體襯底13內形成有源區191和漏區192；在體區14和H型柵極之間形成有柵介質層17；體區14在H型柵極的兩“|”部位柵極181的外側形成有體接觸區15，該體接觸區15通過接觸插栓21與外部連通，使空穴不可能在該體區14積累，因此這種結構成功地克服SOI?MOS晶體管的浮體效應，但是這種結構卻使SOI?MOS晶體管的柵極與體區之間的漏電流增加，也增加了柵極的寄生電容。

發明內容

本發明解決的問題是現有技術的SOI?MOS晶體管的柵極與體區之間的漏電流增加，柵極的寄生電容增加。

為解決上述問題，本發明具體實施例提供一種MOS晶體管的形成方法，包括：

提供襯底，所述襯底包括：底層半導體襯底、頂層半導體襯底，位于底層半導體襯底和頂層半導體襯底之間的氧化埋層，在所述頂層半導體襯底中形成有體區，所述體區的表面與頂層半導體襯底的表面相平；

在所述體區上形成柵極結構，所述柵極結構包括H型柵極、位于H型柵極和體區之間的柵介質層，所述H型柵極的兩“|”部位與體區之間的柵介質層的厚度大于H型柵極的“—”部位與體區之間的柵介質層的厚度；

在所述H型柵極的“—”部位兩側的頂層半導體襯底內形成源區、漏區。

可選地，在形成柵極結構之前，還包括：在所述體區中H型柵極的“|”部位的外側形成體接觸區。

可選地，在所述體區上形成柵極結構，所述柵極結構包括H型柵極、位于H型柵極和體區之間的柵介質層，所述H型柵極的兩“|”部位與體區之間的柵介質層的厚度大于H型柵極的“—”部位與體區之間的柵介質層的厚度包括：

在所述體區上形成H型第一柵介質層；

在所述H型第一柵介質層的兩“|”部位上形成第二柵介質層；

在所述第一柵介質層和第二柵介質層形成的表面上形成H型柵極。

可選地，所述第一柵介質層的材料為氧化硅。

可選地，所述第二柵介質層的材料為氧化硅。

可選地，所述H型柵極的材料為多晶硅。

本發明具體實施例還提供一種MOS晶體管，包括：

襯底，所述襯底包括：底層半導體襯底、頂層半導體襯底，位于底層半導體襯底和頂層半導體襯底之間的氧化埋層，在所述頂層半導體襯底中形成有體區，所述體區的表面與頂層半導體襯底的表面相平；