[發(fā)明專利]一種并發(fā)訪問方法、系統(tǒng)及接口裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201110208976.4
• 申請(qǐng)日: 2011-07-25
• 公開（公告）號(hào): CN102262604A
• 公開（公告）日: 2011-11-30
• 發(fā)明（設(shè)計(jì)）人: 周武
• 申請(qǐng)（專利權(quán)）人: 中興通訊股份有限公司
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38
• 代理公司: 北京銀龍知識(shí)產(chǎn)權(quán)代理有限公司 11243
• 代理人: 黃燦;趙愛軍

技術(shù)領(lǐng)域

本發(fā)明涉及嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域，更具體的說，是一種在現(xiàn)有SPI接口技術(shù)上，實(shí)現(xiàn)嵌入式CPU對(duì)一組從設(shè)備進(jìn)行并發(fā)訪問的方法、系統(tǒng)及接口裝置。

背景技術(shù)

串行外圍設(shè)備接口(Serial?Peripheral?Interface，SPI)是一種應(yīng)用于電子技術(shù)領(lǐng)域的串行傳輸接口，目前在嵌入式系統(tǒng)的設(shè)計(jì)中有廣泛的應(yīng)用。通常的SPI接口是由4種邏輯信號(hào)組成，分別為：時(shí)鐘信號(hào)SCLK；主設(shè)備輸出、從設(shè)備輸入信號(hào)MOSI；主設(shè)備輸入、從設(shè)備輸出信號(hào)MISO；片選信號(hào)SS。SPI接口傳輸數(shù)據(jù)的原理是：主設(shè)備在時(shí)鐘信號(hào)SCLK驅(qū)動(dòng)下通過MOSI給從設(shè)備發(fā)送數(shù)據(jù)，同時(shí)在MISO上采集從設(shè)備傳輸給主設(shè)備的數(shù)據(jù)，通過SS可以輸出片選信號(hào)實(shí)現(xiàn)從設(shè)備的多選一。其中，SPI接口的串行時(shí)鐘頻率通常在1～70MHz。

很多設(shè)計(jì)中，系統(tǒng)中會(huì)存在多個(gè)從設(shè)備，主設(shè)備需要通過SPI對(duì)一組相同的從設(shè)備進(jìn)行訪問。一種典型的應(yīng)用場(chǎng)景是主CPU(Host?CPU)通過SPI接口對(duì)一組處理數(shù)據(jù)的芯片進(jìn)行寄存器配置和狀態(tài)輪詢等操作。在通常的SPI接口設(shè)計(jì)中，Host?CPU可以對(duì)相應(yīng)從設(shè)備輸出片選信號(hào)，選中之后單獨(dú)進(jìn)行數(shù)據(jù)傳輸，完成之后選擇下一個(gè)，直到所有從設(shè)備都被遍歷一次。假設(shè)SPI時(shí)鐘頻率為Fsclk，SPI上掛接的設(shè)備數(shù)為N，一次傳輸?shù)谋忍財(cái)?shù)為Nb，總共傳輸花費(fèi)的時(shí)間估算有N*(1/Fsclk)*Nb。實(shí)際應(yīng)用中，當(dāng)設(shè)備組的數(shù)量比較龐大，訪問比較頻繁時(shí)，系統(tǒng)在SPI訪問上的時(shí)間花銷會(huì)顯得非常巨大，特別是對(duì)那種使用Host?CPU的IO管腳產(chǎn)生SPI時(shí)序的設(shè)計(jì)，對(duì)系統(tǒng)性能會(huì)有比較明顯的影響。

盡管SPI接口的訪問頻率可以到70MHz左右，但不能通過無限提高SPI的時(shí)鐘頻率來提高訪問效率，因?yàn)閷?shí)際上運(yùn)行的頻率會(huì)受到諸多條件限制，運(yùn)行的頻率通常會(huì)在10MHz以下。基于這個(gè)問題，開發(fā)一種并發(fā)的SPI訪問系統(tǒng)就顯得很有必要。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種并發(fā)訪問方法、系統(tǒng)及接口裝置，以提高SPI接口上掛接多個(gè)設(shè)備時(shí)的訪問效率。

為實(shí)現(xiàn)上述目的，本發(fā)明提供技術(shù)方案如下：

一種并發(fā)訪問系統(tǒng)，包括主設(shè)備、接口裝置和多個(gè)從設(shè)備，所述主設(shè)備通過數(shù)據(jù)總線與所述接口裝置連接，所述接口裝置通過多條SPI總線分別與每個(gè)從設(shè)備連接，其中：

所述主設(shè)備用于，將所述多個(gè)從設(shè)備的串行數(shù)據(jù)按照時(shí)鐘周期轉(zhuǎn)換為并行數(shù)據(jù)后，通過所述數(shù)據(jù)總線輸出到所述接口裝置，以及，將用于對(duì)所述多個(gè)從設(shè)備進(jìn)行選擇的片選數(shù)據(jù)通過所述數(shù)據(jù)總線輸出到所述接口裝置；

所述接口裝置用于，將所述并行數(shù)據(jù)和所述片選數(shù)據(jù)轉(zhuǎn)換為電平信號(hào)后，通過相應(yīng)的SPI總線輸出到相應(yīng)的從設(shè)備。

上述的并發(fā)訪問系統(tǒng)，其中：

所述接口裝置還用于，從所述SPI總線上采集各從設(shè)備輸出的電平信號(hào)，并將所述電平信號(hào)轉(zhuǎn)換為輸入數(shù)據(jù)；

所述主設(shè)備還用于，通過所述數(shù)據(jù)總線從所述接口裝置中獲取所述輸入數(shù)據(jù)，并將多個(gè)時(shí)鐘周期的所述輸入數(shù)據(jù)轉(zhuǎn)換為各從設(shè)備的串行數(shù)據(jù)。

上述的并發(fā)訪問系統(tǒng)，其中，所述接口裝置包括：

多個(gè)MOSI端口，每個(gè)MOSI端口與一個(gè)從設(shè)備的MOSI端口連接；

多個(gè)MISO端口，每個(gè)MISO端口與一個(gè)從設(shè)備的MISO端口連接；

多個(gè)SS端口，每個(gè)SS端口與一個(gè)從設(shè)備的SS端口連接；

輸出寄存器，用于存儲(chǔ)所述并行數(shù)據(jù)，其每個(gè)比特位對(duì)應(yīng)一個(gè)從設(shè)備；

輸入寄存器，用于存儲(chǔ)所述輸入數(shù)據(jù)，其每個(gè)比特位對(duì)應(yīng)一個(gè)從設(shè)備；

片選寄存器，用于存儲(chǔ)所述片選數(shù)據(jù)，其每個(gè)比特位對(duì)應(yīng)一個(gè)從設(shè)備；

邏輯轉(zhuǎn)換單元，用于將所述并行數(shù)據(jù)轉(zhuǎn)換為電平信號(hào)后通過MOSI端口輸出，將所述片選數(shù)據(jù)轉(zhuǎn)換為電平信號(hào)后通過SS端口輸出，將從MISO端口采集的電平信號(hào)轉(zhuǎn)換為所述輸入數(shù)據(jù)。

上述的并發(fā)訪問系統(tǒng)，其中，所述主設(shè)備包括提供時(shí)鐘信號(hào)的SCLK端口，所述SCLK端口與每個(gè)從設(shè)備的SCLK端口連接。

上述的并發(fā)訪問系統(tǒng)，其中：所述接口裝置包括提供時(shí)鐘信號(hào)的SCLK端口，所述SCLK端口與每個(gè)從設(shè)備的SCLK端口連接，所述時(shí)鐘信號(hào)由所述主設(shè)備通過所述數(shù)據(jù)總線傳輸?shù)剿鼋涌谘b置的SCLK端口。

上述的并發(fā)訪問系統(tǒng)，其中，所述主設(shè)備為CPU，所述接口裝置為CPLD。

一種接口裝置，與主設(shè)備通過數(shù)據(jù)總線連接，用于主設(shè)備對(duì)多個(gè)從設(shè)備的并發(fā)訪問，所述接口裝置包括：

多個(gè)MOSI端口，每個(gè)MOSI端口與一個(gè)從設(shè)備的MOSI端口連接；