[發明專利]半導體器件和多層半導體器件

有效

• 申請號: 201110206870.0
• 申請日: 2011-07-22
• 公開（公告）號: CN102412247A
• 公開（公告）日: 2012-04-11
• 發明（設計）人: 金井誠
• 申請（專利權）人: 索尼公司
• 主分類號: H01L25/11
• 分類號: H01L25/11;H01L23/544;H01L23/528
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 周少杰

技術領域

本公開涉及半導體器件，并且更具體地涉及半導體器件和通過層疊兩個或多個這樣的半導體器件形成的多層半導體器件，其中在多層半導體器件中的層疊之后設置半導體標識符。

背景技術

對于集成半導體器件，通過層疊兩個或多個半導體芯片形成多層半導體器件用于三維配置是已知的。例如，在這樣的多層半導體器件中層疊的半導體芯片用公共布線(如總線)互連。該公共布線下文中也稱為全局布線。

當采用全局布線時，由邏輯電路等生成的控制信號經由全局布線同時傳輸到兩個或多個半導體芯片。因此，對于每個多層半導體芯片，對于一個特定半導體芯片的選擇性訪問要求該半導體芯片識別從邏輯電路等輸出的信號是否是尋找到該半導體芯片。因此，涉及的半導體芯片能夠根據尋址到該半導體芯片的信號操作。如果發現信號不是尋址到半導體芯片，則該半導體芯片不能夠響應這樣的信號操作。

因此，為了允許每個半導體芯片的選擇性控制，使用這樣的技術，其中芯片標識符分配到層疊的每個芯片。這便利構造用于通過指定它們的芯片標識符僅控制特定半導體芯片的機制。

對于上述芯片標識符分配，已知這樣的現有技術，其中芯片標識符保持在每個半導體芯片中的非易失性存儲器或者與其等價的部件中(例如，見下文中稱為專利文獻1的日本專利公開No.2003-110086(圖3)和下文中稱為專利文獻2的日本專利公開No.Hei?7-283375(圖2))。

在另一現有技術中，通過在封裝組裝時連接預定的兩個或多個端子到電源或地，設置芯片標識符(例如，見稱為專利文獻3的日本專利公開No.2005-25864(圖3))。

在又一現有技術中，根據每個半導體芯片的波動或特定特性的波動設置芯片標識符(例如，見稱為專利文獻4到6的日本專利公開No.2006-190840(圖2)、日本專利公開No.2009-147088(圖1)、日本專利公開No.2005-122823(圖3))。

在又一現有技術中，為每個半導體芯片安排的遞增電路(increment?circuit)與在其它半導體芯片中串聯安排的其它遞增電路順序連接(例如，見稱為專利文獻7的日本專利公開No.2007-157266(圖2))。

發明內容

然而，在上述第一和第二種技術的情況下，芯片標識符的設置要求在制造階段對于每個半導體芯片的數據寫入和布線。上述第三種技術包括可以通過內部電路自動設置芯片標識符的技術，但是因為芯片標識符取決于不確定的原因(即，制造中的變化)確定，所以不能總是保證對于不同半導體芯片唯一的芯片標識符的設置。此外，該技術不能分配連續編號的芯片標識符到不同半導體芯片。因此，例如必須添加通過控制器讀取半導體芯片的芯片標識符的電路，從而使電路配置復雜。

上述第四種技術不需要在制造階段設置芯片標識符。該技術還可以確定地分配連續編號的芯片標識符到半導體芯片。然而，這第四種技術要求在遞增電路之間至少對應于要分配的芯片標識符的數目的最大值的位數的布線的數目。這些布線布置在每個半導體芯片的各層之間。因此，對應于這些布線的接合端子的數目及其位置必須對于所有半導體芯片共同。如果要層疊的芯片例如具有每個通過相同工藝制造的結構，則這可以實現。然而，如果半導體芯片具有不同結構，則實現對應于芯片標識符的設置的布線的數目的共同性要求例如與其它布線的位置關系的設置的充分考慮，從而使得難以實施該技術。隨著遞增電路之間布線的數目對應于要層疊的半導體芯片的數目的增加而增加，這個問題變得更加顯著。

因此，本公開處理與現有技術方法和裝置相關聯的上述和其它問題，并且通過提供半導體器件和多層半導體器件來解決所處理的問題，配置半導體器件和多層半導體器件，以便在到要在多層半導體器件中層疊的半導體器件的芯片標識符的分配中，減少對應于芯片標識符的設置要變得共同的半導體芯片之間布置的布線的數目。