[發明專利]集成半導體器件

無效

• 申請號: 201110203048.9
• 申請日: 2011-07-20
• 公開（公告）號: CN102401868A
• 公開（公告）日: 2012-04-04
• 發明（設計）人: 青木健知
• 申請（專利權）人: 索尼公司
• 主分類號: G01R31/02
• 分類號: G01R31/02
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 黃小臨

技術領域

本公開涉及一種其中集成有半導體器件的集成半導體器件，并且更具體地涉及一種具有適配為測試組成該集成半導體器件的半導體器件之間的連接狀態是否適當(appropriate)的電路的集成半導體器件。

背景技術

在相關技術中已知作為用于測試半導體芯片之間的連接是否適當的技術(下文也稱為連接測試)的邊界掃描技術。已經將邊界掃描技術標準化為IEEE標準1149.1標準測試接入端口和邊界掃描架構。該邊界掃描標準由JTAG(聯合測試行動組)制定。

在使用邊界掃描技術的連接測試中，將用于邊界掃描技術的內部電路事先合并入被測試的半導體芯片。該內部電路亦稱為邊界掃描單元(cell)并且提供給用于半導體芯片和外部設備之間的連接的每個端子。然后，將這些半導體芯片以菊花鏈(daisy?chain)方式連接在一起，并且通過控制其中提供的邊界掃描單元向外部設備以及從外部設備傳送信號。結果，可以測試半導體器件之間的連接以便確定連接是否適當。

然而，邊界掃描技術為半導體芯片的每個端子使用邊界掃描單元，因此導致顯著的更大的電路尺寸。

出于此原因，已知作為與兩個半導體芯片之間的連接測試有關的傳統技術的以下技術。即，將包括觸發器和開關的測試電路插入至兩個半導體芯片的每個端子和內部電路之間。然后，在測試期間，改變開關狀態以便形成串聯連接兩個半導體芯片的每個觸發器的輸入端與輸出端的信號路徑。在該條件中，向觸發器相繼地(successively)提供數據以便寫入該數據。接著，改變開關狀態以便形成經由相關聯的端子將半導體器件之一的每個觸發器與另一半導體器件的觸發器之一相連接的信號路徑。這允許將數據從半導體器件之一的每個觸發器位移至另一半導體器件的觸發器之一。最終，形成串聯連接兩個半導體芯片的每個觸發器的輸入端與輸出端的信號路徑以便讀取數據，由此基于讀取的數據確定端子之間的連接是否適當(參照，例如，日本專利特開第2009-47486號(圖1))。

在基于傳統技術的這種配置的情況下，為每個端子僅僅合并適配為改變信號路徑的觸發器和開關，因此提供了比邊界掃描技術更小的電路尺寸。

發明內容

連接測試被設計用于檢驗DC特征，即，半導體器件之間的布線的連續性。相反，還執行AC特征測試來檢驗在以用于正常操作的實際速度進行的半導體器件之間的數據傳輸期間是否正確地傳輸數據。作為不同測試例程來進行連接測試和AC特征測試，這是因為在半導體器件中使用不同的電路和端子。由于以上原因，優選地可以與連接測試同時執行如上描述的適配為用于檢驗半導體器件之間的數據傳輸的AC特征的測試，這是因為其提供改進的測試效率。

然而，以上傳統技術在兩個芯片之間使用兩個獨立的時鐘。此外，一般將這些在測試期間使用的時鐘設置為低于用于正常操作的速度。因此，與使用以上傳統技術執行的連接測試一起、以用于正常操作的數據傳輸速度來執行AC特征測試是困難的。應該注意的是，這一點也適用于邊界掃描技術。

鑒于以上做出本公開，并且期望在集成半導體器件之間能夠與各半導體器件之間的連接測試一起執行各半導體器件之間的數據傳輸的AC特征測試。

根據本公開第一模式，提供了包括第一和第二半導體器件的集成半導體器件。第一半導體器件包括：時鐘生成部分、第一數據存儲部分、數據輸出端子以及時鐘輸出端子。時鐘生成部分生成時鐘。第一數據存儲部分與時鐘同步地存儲輸入數據作為將要傳輸到第二半導體器件的傳輸數據。為第一數據存儲部分的每一個提供一個數據輸出端子，以便輸出傳輸數據。時鐘輸出端子輸出時鐘作為傳輸時鐘。第二半導體器件包括：數據輸入端子、時鐘輸入端子、第二數據存儲部分以及選擇部分。數據輸入端子與數據輸出端子相連接用于接收傳輸數據。時鐘輸入端子與時鐘輸出端子相連接用于接收傳輸時鐘。第二數據存儲部分的每一個與數據輸入端子之一相關聯用于與傳輸時鐘同步地存儲輸入數據。選擇部分的每一個與第二數據存儲部分之一相關聯并且選擇從數據輸入端子接收的傳輸數據或者選擇被位移或輸出至第一串聯電路中相關聯的第二數據存儲部分的數據。第一串聯電路通過以相繼串聯連接第二數據存儲部分而形成。選擇部分的每一個向相關聯的第二數據存儲部分提供所選擇的數據。這提供了這樣的有利效果：在連接測試期間與基于在第一半導體器件中生成的時鐘的傳輸時鐘同步地從第一半導體器件向第二半導體器件對傳輸數據進行傳輸。