[發(fā)明專利]柵極介電層制備方法及柵極結(jié)構(gòu)制備方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110196665.0
• 申請(qǐng)日: 2011-07-08
• 公開(kāi)（公告）號(hào): CN102760656A
• 公開(kāi)（公告）日: 2012-10-31
• 發(fā)明（設(shè)計(jì)）人: 蘇國(guó)輝;陳逸男;劉獻(xiàn)文
• 申請(qǐng)（專利權(quán)）人: 南亞科技股份有限公司
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L21/3105
• 代理公司: 隆天國(guó)際知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 馮志云;鄭特強(qiáng)

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)制備方法，且特別涉及一種柵極介電層制備方法及柵極結(jié)構(gòu)制備方法。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的進(jìn)步，半導(dǎo)體元件，如MOS晶體管的尺寸越來(lái)越小，相對(duì)地，對(duì)于柵極氧化層的厚度與品質(zhì)的要求也愈趨嚴(yán)格。如何制造出高品質(zhì)、高可靠度、耐用、耐高電壓的超薄柵極介電層，為半導(dǎo)體制造業(yè)者重要的課題。

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic?random?access?memory，DRAM)是一種不斷地在研究與發(fā)展的積體電路中最具代表性的裝置。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器中通常包括有一個(gè)晶體管以及一個(gè)由晶體管所操控的電容器，且該晶體管包括至少一柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)具有如氧化硅層的柵極介電層。

柵極介電層的薄化會(huì)導(dǎo)致不希望發(fā)生的元件微小化所帶來(lái)的不良影響(side?effect)，其會(huì)導(dǎo)致漏電流(leakage)及降低可靠度。

在一現(xiàn)有技術(shù)中，是通過(guò)增加?xùn)艠O介電層的厚度，或?qū)⒌踩霒艠O介電層中以提高介電常數(shù)(k)。例如，一氧化硅層原介電常數(shù)為4，植入氮的柵極介電層的介電常數(shù)可提高至8。

現(xiàn)有浸滲快速熱處工藝(soak?rapid?thermal?process，RTP)是在400-1150℃進(jìn)行一熱處理工藝約20秒，以穩(wěn)定柵極介電層中的氮。然而，在經(jīng)慣用的″長(zhǎng)時(shí)間″的快速熱處工藝后，柵極介電層中的氮可能會(huì)擴(kuò)散通過(guò)柵極介電層。此外，其他例如用以形成柵極及源極/漏極的慣用的″長(zhǎng)時(shí)間″的快速熱處工藝，會(huì)進(jìn)一步增加氮的擴(kuò)散。慣用的快速熱處工藝會(huì)劣化等效電容厚度(capacitive?effective?thickness，CET)且會(huì)降低元件的可靠度。

因此，有必要提供一創(chuàng)新且富有進(jìn)步性的柵極介電層制備方法及柵極結(jié)構(gòu)制備方法，以解決上述問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明提供一種柵極介電層制備方法，以減少等效電容厚度及減輕熱處理工藝后等效電容厚度的劣化程度。在本發(fā)明的一實(shí)施例中，該柵極介電層制備方法包括以下步驟：形成一介電層于一半導(dǎo)體基板上；進(jìn)行一氮處理工藝以形成一氮化層于該介電層上；及實(shí)質(zhì)上于1150-1400℃進(jìn)行一熱處理工藝400-800毫秒，以形成一柵極介電層。

本發(fā)明另提供一種柵極結(jié)構(gòu)制備方法，以減少等效電容厚度及減輕熱處理工藝后等效電容厚度的劣化程度。在本發(fā)明的一實(shí)施例中，該柵極結(jié)構(gòu)制備方法包括以下步驟：形成一介電層于一半導(dǎo)體基板上；進(jìn)行一氮處理工藝以形成一氮化層于該介電層上；實(shí)質(zhì)上在1150-1400℃進(jìn)行一熱處理工藝400-800毫秒，以形成一柵極介電層；及形成一柵極層于該柵極介電層上。

上文已相當(dāng)廣泛地概述本發(fā)明的技術(shù)特征，以使下文的本發(fā)明詳細(xì)描述得以獲得較佳了解。構(gòu)成本發(fā)明的權(quán)利要求標(biāo)的的其它技術(shù)特征將描述于下文。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者應(yīng)了解，可相當(dāng)容易地利用下文揭示的概念與特定實(shí)施例可作為修改或設(shè)計(jì)其它結(jié)構(gòu)或工藝而實(shí)現(xiàn)與本發(fā)明相同的目的。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者也應(yīng)了解，這類等效建構(gòu)無(wú)法脫離后附的權(quán)利要求所界定的本發(fā)明的精神和范圍。

附圖說(shuō)明

圖1所示為一晶體管的柵極介電層厚度與柵極漏電流的關(guān)系圖表；

圖2所示為本發(fā)明一實(shí)施例的柵極介電層制備方法的流程圖；

圖3至圖6所示為本發(fā)明一實(shí)施例的柵極介電層制備方法示意圖；

圖7所示為本發(fā)明一實(shí)施例的柵極結(jié)構(gòu)制備方法的流程圖；

圖8至圖13所示為本發(fā)明一實(shí)施例的柵極結(jié)構(gòu)制備方法示意圖。

其中，附圖標(biāo)記說(shuō)明如下：

具體實(shí)施方式

參考圖1所示為一晶體管的柵極介電層厚度與柵極漏電流的關(guān)系圖表。圖1顯示柵極漏電流與柵極介電層厚度呈指數(shù)反比。如圖1所示，當(dāng)柵極介電層厚度為時(shí)，柵極漏電流約為10pA/μm²。然而，當(dāng)柵極介電層厚度為時(shí)，柵極漏電流快速增加至600pA/μm²。

本發(fā)明提供一種柵極介電層制備方法及柵極結(jié)構(gòu)制備方法，以降低等效電容厚度及漏電流，且增加元件的可靠度。

圖2所示為本發(fā)明一實(shí)施例的柵極介電層制備方法的流程圖。圖3至圖6所示為本發(fā)明一實(shí)施例的柵極介電層制備方法示意圖。

配合參考步驟201及圖3，在本發(fā)明一實(shí)施例中，提供一半導(dǎo)體基板12(如硅基板)。在實(shí)際上，該半導(dǎo)體基板12可為一P型或N型半導(dǎo)體基板。接著，一介電層14形成于該半導(dǎo)體基板12上。在本發(fā)明一實(shí)施例中，該介電層14的材料可為氧化硅。