[發明專利]一種半導體結構及其制造方法

有效

• 申請號: 201110183367.8
• 申請日: 2011-06-30
• 公開（公告）號: CN102856376A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: 朱慧瓏;尹海洲;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所;北京北方微電子基地設備工藝研究中心有限責任公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其制造方法。

背景技術

為了提高集成電路芯片的性能和集成度，器件特征尺寸按照摩爾定律不斷縮小，目前已經進入納米尺度。隨著器件體積的縮小，功耗與漏電流成為最關注的問題。絕緣體上硅SOI(Silicon?on?Insulator)結構因能很好地抑制短溝效應，提高器件按比例縮小的能力，已成為深亞微米及納米級MOS器件的優選結構。

隨著SOI技術的不斷發展，在現有技術文獻“Silicon-on-Nothing-an?Innovative?Process?for?Advanced?CMOS”(IEEE電子器件會刊，第147卷2000年第11期)中，Malgorzata?Jurcazak，Thomas?Skotnicki，M.Paoli等人提出了一種將溝道區制備在空腔上的新型SOI器件-SON(Silicon?on?Nothing)器件結構。

SON(Silicon?on?Nothing)是一項由法國CEA-Leti和ST意法半導體公司為90nm及其以下技術節點的CMOS制程發展起來的高級技術，SON通過“空腔”結構在溝道下形成局域的絕緣體上硅，所述空腔可以是空氣間隙或是氧化物填充。與SOI器件相比，空腔結構的介電常數顯著減小，大大減小了埋氧層二維電場效應的影響，DIBL效應可以大大降低，而且可以通過控制硅膜厚度和空腔高度，得到很好的短溝特性，獲得較為陡直的亞閾值斜率，同時可以改善SOI器件的自加熱效應，以及可以采用體硅代替較昂貴的SOI片作為原始晶片，被認為是代替SOI技術的一個首選結構。

制備SON器件最關鍵的問題是如何制備空腔層。SON結構提出之初，采用的是外延SiGe犧牲層工藝。后續又有文獻報道了用氦(He)離子注入附加退火或氫-氦(H-He)離子聯合注入附加退火的方法制備SON器件。外延SiGe犧牲層工藝增加了器件制作的工藝步驟，同時增加了工藝的復雜度；而隨著器件特征尺寸的縮小，對器件超淺結深的要求也使得離子注入成為一個難題，現有技術要真正用到目前的超大規模集成電路制造工藝中還面臨著許多挑戰。

應變硅技術是提高MOS晶體管速度的有效途徑，它可以改善NMOS晶體管電子遷移率和PMOS晶體管空穴遷移率，并可降低MOS晶體管源/漏的串聯電阻，彌補一些不良效應，如溝道高摻雜引起庫倫作用更顯著，以及柵介質變薄引起有效電場強度提高和界面散射增強等因素帶來的遷移率退化等。目前，應變硅技術已廣泛用于90nm及其以下的技術節點，成為延續摩爾定律的重要技術手段。

發明內容

本發明旨在至少解決上述技術缺陷，提供一種新的SON器件結構及其制造方法，降低成本，簡化工藝步驟，同時結合應變硅技術，提高半導體器件的性能。

為達上述目的，本發明提供了一種半導體結構，該結構包括襯底、半導體基體、半導體輔助基體層、空腔、柵極堆疊、側墻、源/漏區，其中：

所述柵極堆疊位于所述半導體基體之上；

所述側墻位于所述柵極堆疊的側壁上；

所述源/漏區嵌于所述半導體基體中，位于所述柵極堆疊的兩側；

所述空腔嵌于所述襯底中；

所述半導體基體懸置于所述空腔上方，在沿柵極長度的方向上，所述半導體基體中間的厚度大于其兩側的厚度，在沿柵極寬度的方向上，所述半導體基體兩側與所述襯底相連；

所述半導體輔助基體層位于所述半導體基體的側壁上。

其中，所述半導體輔助基體層，對于PMOS，其材料為SiC；對于NMOS，其材料為SiGe、Ge、GaAs或其組合。

相應地，本發明還提供了一種半導體結構的制造方法，該方法包括：

(a)提供襯底，在所述襯底上形成柵極堆疊，在所述柵極堆疊的側壁形成側墻；

(b)在所述柵極堆疊兩側的襯底上形成凹槽，濕法腐蝕所述柵極堆疊兩側的凹槽，使其穿通，形成空腔，跨接在所述空腔上的襯底部分形成半導體基體；

(c)在所述半導體基體的側壁上形成半導體輔助基體層；

(d)形成源/漏區。

其中，形成所述凹槽的方法為：

在所述襯底和柵極堆疊上形成掩膜層；

在所述掩膜層上覆蓋一層光刻膠，通過曝光顯影在光刻膠上形成開口，所述開口位于所述柵極堆疊的兩側；

刻蝕所述開口中的掩膜層，去掉所述光刻膠；

刻蝕所述襯底，在柵極堆疊的兩側形成凹槽。