[發(fā)明專利]基于HBT器件的可預置D觸發(fā)器

有效

• 申請?zhí)枺?/td>: 201110182612.3
• 申請日: 2011-06-30
• 公開（公告）號: CN102324913A
• 公開（公告）日: 2012-01-18
• 發(fā)明（設計）人: 張玉明;項萍;呂紅亮;張玉娟;楊實;張金燦
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03K3/013
• 分類號: H03K3/013;H03K3/023
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 王品華;朱紅星

技術領域

本發(fā)明屬于集成電路設計技術領域，涉及觸發(fā)器，尤其涉及一種基于HBT器件的可預置D觸發(fā)器，可用于程序分頻器中。

技術背景

程序分頻器是鎖相式頻率合成器中的重要組成部分，頻率合成器的許多重要特性都與程序分頻器的性能有關，比如程序分頻器的工作速度限制了頻率合成器輸出信號的最高頻率，它的相位噪聲影響頻率合成器的帶內(nèi)相位噪聲。因此提升程序分頻器的速度、降低程序分頻器的相位噪聲，對于一個高性能頻率合成器就顯得尤為重要。

程序分頻器與固定分頻器的根本區(qū)別就是程序分頻器的分頻比在一定范圍內(nèi)連續(xù)可變，分頻比是可編程的。一般程序分頻器的結構示意圖如圖1所示，其采用簡單的二進制異步計數(shù)器結構實現(xiàn)分頻功能，主要由可預置D觸發(fā)器構成。一個含有N級可預置D觸發(fā)器的程序分頻器能實現(xiàn)2-2^N任意自然數(shù)連續(xù)可變分頻，其分頻比控制方式為N位二進制值輸入，其中N≥2。

由于可預置D觸發(fā)器是組成程序分頻器的主要成份，所以提高可預置D觸發(fā)器的性能就可以提高程序分頻器的性能，進而改善頻率合成器的性能。圖2是可預置D觸發(fā)器電路單元的示意圖。

目前，可預置的D觸發(fā)器一般都采用MOS管搭建。如文獻“2003IEEE?Conferenceon?Electron?Devices?and?Solid-State?Circuits，pp.269-272《A?2GHz?programmablecounter?with?new?re-loadable?D?flip-flop》”報道了由M.A.DO、X.P.Yu和J.G.Ma等人設計的一個可預置D觸發(fā)器，該D觸發(fā)器采用真單相結構，其由21個MOS管搭建起來的。這個可預置D觸發(fā)器由于采用MOS管搭建，因而存在如下缺點：

1)工作速度慢，不適合應用于高速程序分頻器；

2)相位噪聲高，使整個程序分頻器的相位噪聲高；

3)工作頻率低，不適合應用于較高頻段的程序分頻器。

發(fā)明內(nèi)容

本發(fā)明的目的在于避免上述已有技術的缺點，提出一種基于HBT器件的可預置D觸發(fā)器，以降低相位噪聲，提高工作速度和工作頻率。

為實現(xiàn)上述目的，本發(fā)明包括第一鎖存器和第二鎖存器，其中：

第二鎖存器的差分輸出端連接有預置電路，該預置電路采用差分結構，用于對外部電路輸入的預置信號進行采樣并輸出；

第一鎖存器、第二鎖存器和預置電路的電流信號輸入端連接有選擇電路，用于選擇工作電路，即當外界輸入給選擇電路的正相選擇信號LDP為低電平、反相選擇信號LDN為高電平時，選擇第一鎖存器和第二鎖存器工作，反之選擇預置電路工作，以實現(xiàn)整個D觸發(fā)器的工作模式在觸發(fā)器模式和預置模式之間的切換；該第一鎖存器、第二鎖存器、預置電路和選擇電路中的所有晶體管均采用異質(zhì)結雙極晶體管HBT。

所述第一鎖存器，包括第一差分電路Q1和Q2、第二差分電路Q5和Q6和第一交叉耦合電路Q3和Q4，該第一差分電路Q1和Q2的集電極分別與第一交叉耦合電路Q3和Q4的集電極相連；第二差分電路中的Q5集電極與第一差分電路Q1和Q2的發(fā)射極連接，第二差分電路中的Q6與第一交叉耦合電路Q3和Q4的發(fā)射極連接。

所述第二鎖存器，包括第三差分電路Q8和Q9、第四差分電路Q12和Q13和第二交叉耦合電路Q10和Q11，該第三差分電路Q8和Q9的集電極分別與第二交叉耦合電路Q10和Q11的集電極相連；第四差分電路中的Q12集電極與第三差分電路Q8和Q9的發(fā)射極連接，第四差分電路中的Q13與第二交叉耦合電路Q10和Q11的發(fā)射極連接。

所述預置電路，包括第五差分電路Q15和Q16以及晶體管Q17，該晶體管Q17的集電極與其基極相連后，與第五差分電路Q15和Q16的發(fā)射極相連，為第五差分電路Q15和Q16提供直流偏置；該第五差分電路Q15和Q16的集電極分別與第二交叉耦合電路Q10和Q11的集電極相連，用于對外界輸入的預置信號采樣并輸出。

所述選擇電路，包括晶體管Q7、晶體管Q14和晶體管Q18，該晶體管Q7的發(fā)射極與晶體管Q18的發(fā)射極相連，組成一個差分對，用作選擇工作模式的開關，同時該晶體管Q7的基極與晶體管Q14的基極相連，以使晶體管Q7和晶體管Q14能同時開啟和關斷；該晶體管Q14的發(fā)射極與晶體管Q18的發(fā)射極相連，組成一個差分對，用作選擇工作模式的開關；所述晶體管Q7、晶體管Q14和晶體管Q18的發(fā)射極均與用作電流源的晶體管Q19的集電極相連，以得到一個穩(wěn)定的電流。