[發明專利]一種邏輯存儲單元自動驗證的方法及裝置

有效

• 申請號: 201110167383.8
• 申請日: 2011-06-21
• 公開（公告）號: CN102841950B
• 公開（公告）日: 2017-11-03
• 發明（設計）人: 洪瑞煌;張軒;陳文軍
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 工業和信息化部電子專利中心11010
• 代理人: 羅丹

技術領域

本發明涉及集成電路設計中邏輯驗證技術領域，尤其涉及一種邏輯存儲單元自動驗證的方法及裝置。

背景技術

邏輯存儲單元(寄存器/存儲器)在ASIC(Application Specific Integrated Circuits，專用集成電路)/FPGA(Field-Programmable Gate Array，現場可編程門陣列)設計中是不可或缺的，邏輯存儲單元具有數量大和不斷變化的特點，在設計和驗證過程中給開發和驗證工作帶來困難。以寄存器為例，一般來說，芯片中的寄存器數目往往達到成百上千個；并且，這些寄存器的設計規范經常需要修改，甚至在驗證過程中，寄存器的設計規范仍在變化。

邏輯存儲單元的這兩個特點使得其維護及驗證工作十分困難。一方面在編碼階段，大量的邏輯存儲單元的RTL(Register Transfer Level，寄存器傳輸級)代碼的編寫較為耗時，驗證工程師也需要編寫大量的驗證代碼對它進行功能驗證；更重要的是，一旦在設計中增加或減少了邏輯存儲單元，或者修改了邏輯存儲單元的字段長度、位置、讀寫性質初始值等屬性，開發工程師必須修改邏輯存儲單元的設計規范及代碼，驗證工程師必須在整個驗證環境和所有測試文件中，對發生變化的邏輯存儲單元的測試激勵進行相應修改，這種維護工作是非常繁瑣、耗時和容易出錯的，同時這類對邏輯存儲單元的修改操作，在驗證過程中將始終存在并且頻繁出現的。

在現有技術中，Synopsys和Cadence公司公開了一種寄存器/存儲器自動驗證的解決方案，但是這兩家公司的方案都有局限性：一、它們都是基于驗證方法學的，在不采用方法學的情況下，無法使用；二、它們采用自定義的文件格式來產生寄存器/存儲器模型，工程師需要根據邏輯存儲單元的設計規范去編寫該寄存器/存儲器模型文檔，額外增加了工程師的工作量，也加大了出錯的可能性。

發明內容

本發明要解決的技術問題是，提供一種邏輯存儲單元自動驗證的方法及裝置，簡化邏輯存儲單元的驗證流程，減少人為參與的工作量和出錯幾率。

本發明采用的技術方案是，所述邏輯存儲單元自動驗證的方法，包括：

將一個邏輯芯片中所有邏輯存儲單元的相關信息填入通用格式的邏輯存儲單元模型文檔；

根據所述邏輯存儲單元模型文檔生成邏輯存儲單元對應的RTL級代碼；

基于所述邏輯存儲單元模型文檔驗證邏輯存儲單元對應的RTL級代碼。

進一步的，對于邏輯芯片中的寄存器，所述邏輯存儲單元相關信息包括：寄存器的屬性；

對于邏輯芯片中的存儲器，所述邏輯存儲單元相關信息包括：存儲器的屬性；

所述通用格式的模型文檔為通用表格文件或者通用文本文件。

進一步的，所述根據所述邏輯存儲單元模型文檔生成邏輯存儲單元對應的RTL級代碼，具體包括：

對于邏輯芯片中的寄存器，生成寄存器的RTL級代碼的過程如下：

將所述邏輯存儲單元模型文檔轉換成邏輯仿真工具可識別的格式；

從轉換后的模型文檔中讀取寄存器的屬性，通過邏輯仿真工具生成寄存器的RTL級代碼；

對于邏輯芯片中的存儲器，生成存儲器的RTL級代碼的過程如下：

從所述邏輯存儲單元模型文檔中直接讀取存儲器的屬性，輸入到邏輯芯片自帶的IP核(Intellectual Property core)生成工具中，生成存儲器的RTL級代碼。

進一步的，所述基于所述邏輯存儲單元模型文檔驗證邏輯存儲單元對應的RTL級代碼，具體包括：

從所述邏輯存儲單元模型文檔中讀取所有邏輯存儲單元的相關信息，為每個邏輯存儲單元建立參考模型；

通過將所述參考模型的預期結果與所述RTL級代碼仿真的結果進行比較，對邏輯存儲單元讀寫操作進行驗證。

進一步的，對于邏輯芯片中的寄存器，所述基于所述邏輯存儲單元模型文檔驗證邏輯存儲單元對應的RTL級代碼，還包括：

通過將所述邏輯存儲單元模型文檔中寄存器的屬性與寄存器的RTL級代碼仿真的結果進行比較，對寄存器的復位初值進行驗證。

本發明還提供一種邏輯存儲單元自動驗證的裝置，包括：

模型文檔建立模塊，用于將一個邏輯芯片中所有邏輯存儲單元的相關信息填入通用格式的邏輯存儲單元模型文檔；

RTL代碼生成模塊，用于根據所述邏輯存儲單元模型文檔生成邏輯存儲單元對應的RTL級代碼；

邏輯存儲單元驗證模塊，用于基于所述邏輯存儲單元模型文檔驗證邏輯存儲單元對應的RTL級代碼。