[發明專利]半導體器件的制造方法和半導體器件

有效

• 申請號: 201110164683.0
• 申請日: 2011-06-20
• 公開（公告）號: CN102842503A
• 公開（公告）日: 2012-12-26
• 發明（設計）人: 何永根;涂火金
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/12;H01L29/78
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 陳新

技術領域

本發明涉及半導體領域，特別涉及半導體器件的制造方法和半導體器件。

背景技術

在MOS器件中，提高溝道區的載流子遷移率能夠增大MOS器件的驅動電流，提高器件的性能，因此，載流子遷移率增強技術獲得了廣泛的研究和應用。

提高載流子遷移率的一種有效機制是在溝道區中產生應力。通常，向NMOS器件的溝道區施加張應力以提高電子的遷移率，向PMOS器件的溝道區施加壓應力以提高空穴的遷移率。嵌入式鍺硅(embedded?SiGe)技術被廣泛用于現代CMOS技術中。嵌入式鍺硅(嵌入式SiGe)技術通過在PMOS器件的源區和漏區嵌入具有壓縮應變的鍺硅(SiGe)材料，能夠向溝道區施加壓應力，使得PMOS器件的性能得到顯著提升。

在嵌入式SiGe技術中，通常采用提高鍺(Ge)含量、原位硼摻雜、應力近鄰(與溝道更接近)等技術來提升其效果。然而，這些技術在工藝和集成上會帶來許多挑戰和問題。例如，高的Ge含量會在SiGe材料中引入更多的缺陷；更接近溝道需要智能地集成反應離子干法刻蝕、各向同性濕法刻蝕與優化的外延生長；等等。

為此，需要有新的技術來進一步增強具有嵌入式SiGe結構的PMOS器件中溝道區的壓應力。在S.Natarajan等人的論文“A?32nmLogic?Technology?Featuring?2nd-Generation?High-k+Metal-Gate?Transistors，Enhanced?Channel?Strain?and?0.171?um2?SRAM?Cell?Size?in?a?291Mb?Array”(IEEE?International?Electron?Devices?Meeting?2008(IEDM?2008)Technical?Digest，Pages：941-943)中，描述了一種增強溝道應力的技術。圖1是該論文中示出的在替換式金屬柵極(RMG)工藝流程中獲得的應力增強的示意圖。如圖1A-1C所示，當柵極中填充了作為偽柵極(dummy?gate)材料的多晶硅102時，嵌入在源漏區中的SiGe?104對溝道施加了一定的壓應力(圖1A)；在去除柵極中的多晶硅后，溝道區的壓應力得到增強(圖1B)；然后沉積金屬柵極106，此時，該增強的壓應力得以保持(圖1C)。從而，該方法在嵌入式SiGe技術的基礎上，進一步增大了溝道壓應力。

盡管如此，隨著半導體技術的不斷發展，始終存在對進一步地增強溝道應力的技術的需要。

發明內容

為了進一步地增強溝道中的壓應力，發明人提出了一種新的方案。

本發明的一個目的是提供一種用于制造半導體器件的方法，其能夠提升MOS器件的溝道中的壓應力。

根據本發明的第一方面，提供一種制造半導體器件的方法，包括：在襯底上依次形成柵極電介質層和偽柵極材料疊層，所述偽柵極材料疊層包括硅層和位于該硅層上的至少一個鍺硅層；圖案化所述偽柵極材料疊層以形成偽柵極，并且圖案化所述電介質層以形成柵極電介質層；在偽柵極和柵極電介質層的兩側形成側壁間隔件；形成具有嵌入式鍺硅結構的源區和漏區；去除偽柵極；以及在偽柵極被去除的位置填充柵極材料。

可選地，所述硅層的材料是多晶硅或單晶硅。

可選地，所述偽柵極材料疊層的厚度為400埃至1000埃。

可選地，所述硅層的厚度為50埃至500埃，所述至少一個鍺硅層的總厚度為100埃至900埃。

可選地，在所述鍺硅層中，鍺的含量是空間均勻的。

可選地，在所述鍺硅層中，鍺的含量在10％(原子)至40％(原子)之間。

可選地，在所述鍺硅層中，鍺的含量從所述鍺硅層的下部往上部逐漸增大。

可選地，在所述鍺硅層中，鍺的最高含量在10％(原子)至40％(原子)之間。

可選地，利用反應離子刻蝕或化學濕法刻蝕來去除偽柵極。

可選地，所述硅層和所述鍺硅層是在同一個腔室中形成的。

可選地，所述硅層和所述鍺硅層分別是在不同的腔室中形成的。

可選地，所述硅層是在單片式生長設備或批量式爐管中形成的，而所述鍺硅層是在單片式生長設備中形成的。

可選地，鍺硅層是在單片式生長設備中外延生長形成的，其中，在外延生長鍺硅層的過程中，反應溫度為600℃至1000℃，壓強為1Torr至500Torr。

根據本發明的第二方面，提供一種半導體器件，包括：具有嵌入式鍺硅結構的源區和漏區；由硅層和位于該硅層上的至少一個鍺硅層構成的柵極；以及位于柵極兩側的側壁間隔件。