[發(fā)明專利]標(biāo)準(zhǔn)單元時序數(shù)據(jù)測試方法

無效

• 申請?zhí)枺?/td>: 201110154869.8
• 申請日: 2011-06-10
• 公開（公告）號: CN102254062A
• 公開（公告）日: 2011-11-23
• 發(fā)明（設(shè)計）人: 趙德益;裴茹霞;張洵穎;吳龍勝;唐威;汪西虎;岳紅菊;宋森
• 申請（專利權(quán)）人: 中國航天科技集團(tuán)公司第九研究院第七七一研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 陸萬壽

1.標(biāo)準(zhǔn)單元時序數(shù)據(jù)測試方法，其特征在于：外接時鐘信號CLK_IN與外接時鐘選擇信號OSC_sel分別接入時鐘自產(chǎn)生模塊，時鐘自產(chǎn)生模塊的輸出CLK_out連接測試邏輯電路的時鐘端LOGIC_clk，可測試性結(jié)構(gòu)設(shè)計模塊產(chǎn)生的測試激勵TEST_in與測試邏輯電路連接，測試邏輯電路根據(jù)測試激勵TEST_in產(chǎn)生的結(jié)果數(shù)據(jù)TEST_out輸出至可測性結(jié)構(gòu)設(shè)計模塊，以確定測試邏輯電路工作的正確性。

2.如權(quán)利要求1所述標(biāo)準(zhǔn)單元時序數(shù)據(jù)測試方法，其特征在于：所述時鐘自產(chǎn)生模塊，包括用于時鐘產(chǎn)生的環(huán)振陣列OSC_ARRAY和用于多路時鐘選則的時鐘選則電路MUX；其中，環(huán)振陣列OSC_ARRAY的x路輸出OSC_out[1:x]分別接入MUX的x個輸入端IN_[2:x+1]，y路OSC_sel信號分別連接MUX的y個選擇端sel[1:y]，CLK_IN連接MUX的輸入端IN_1；

OSC_ARRAY模塊結(jié)構(gòu)由x個環(huán)振邏輯OSC_TYPE組成，輸出x個時鐘信號OSC_out[1:x]；其中，OSC_TYPE實現(xiàn)基于振蕩電路產(chǎn)生時鐘信號，其結(jié)構(gòu)由n個反相器INV，按照串行連接，組成一個環(huán)振電路，其中，n表示環(huán)振的級數(shù)；通過改變護(hù)環(huán)振的級數(shù)n，可構(gòu)成不同的輸出時鐘信號OSC_out；其中OSC_TYPE?a、OSC_TYPE?b以及OSC_TYPEd分別表示不同級數(shù)的環(huán)振邏輯；

MUX模塊結(jié)構(gòu)實現(xiàn)時鐘信號的選擇，其中，外接時鐘CLK_IN連接MUX的輸入端IN_1，OSC_ARRAY的x個輸出OSC_out[1:x]分別連接MUX的x個輸入端IN_[2:x+1]，y外接選擇信號OSC_sel[1:y]，分別連接MUX的y的選擇端sel[1:y]；由OSC_sel[1:y]，選擇x個輸入信號IN_[1:x]中的某一個輸出致MUX_out，由此實現(xiàn)為測試邏輯模塊提供一個可調(diào)頻率的時鐘。