[發(fā)明專利]快閃存儲裝置與快閃存儲裝置管理方法

無效

• 申請?zhí)枺?/td>: 201110152102.1
• 申請日: 2011-05-27
• 公開（公告）號: CN102346652A
• 公開（公告）日: 2012-02-08
• 發(fā)明（設(shè)計）人: 楊宗杰
• 申請（專利權(quán)）人: 慧榮科技股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F11/10
• 代理公司: 上海專利商標事務(wù)所有限公司 31100
• 代理人: 陸勍

技術(shù)領(lǐng)域

本發(fā)明關(guān)于一種快閃存儲器控制器與快閃存儲器存取方法，特別關(guān)于一種可提升快閃存儲器的讀寫速率并降低錯誤率的快閃存儲器控制器與快閃存儲器存取方法。

背景技術(shù)

NAND快閃存儲器為非揮發(fā)性存儲器，因此不需電力來維持數(shù)據(jù)的儲存。此外，NAND快閃存儲器具有較快的編程(program)與清除(erase)時間。在NAND快閃存儲器內(nèi)，每個存儲單元(cell)所占的芯片面積較小，因此具有較高的儲存密度。

傳統(tǒng)的NAND快閃存儲器大致可分為單層單元(Single?Level?Cell，SLC)以及多層單元(Multi?Level?Cell，MLC)，其中單層單元(SLC)快閃存儲器的單一存儲單元僅能儲存一位數(shù)據(jù)，多層單元(MLC)快閃存儲器的單一存儲單元可儲存兩位(或以上)的數(shù)據(jù)。隨著工藝的進化，為了更進一步提升存儲器單元的儲存密度，現(xiàn)今已更發(fā)展出三層單元(Triple?level?cell，TLC)以及四層單元(Quad?level?cell，QLC)的NAND快閃存儲器，其中三層單元(TLC)快閃存儲器的單一存儲單元可儲存三位數(shù)據(jù)，而四層單元(QLC)快閃存儲器的單一存儲單元可儲存四位數(shù)據(jù)。

快閃存儲器通常以頁(page，或稱物理頁，physical?page)為單位進行數(shù)據(jù)寫入或讀取，以三層單元快閃存儲器為例，一個物理頁由一組快閃存儲器單元組成，該組存儲器中各存儲單元分別可儲存三位的數(shù)據(jù)，包含最高有效位(Most?SignificantBit，MSB)、中央有效位(Central?Significant?Bit，CSB)，以及最低有效位(LeastSignificant?Bit，LSB)，并且各三個位分別對應(yīng)于三個不同的邏輯頁(Logical?page)，即有不同的邏輯地址供主機(Host)尋址。換言之，一個物理頁對應(yīng)到三個邏輯頁。因此，以三層單元快閃存儲器為例，各物理頁也可視為更包含三分頁(sub-page)，各分頁分別對應(yīng)該組存儲單元中各存儲單元的最高有效位(MSB)、中央有效位(CSB)，以及最低有效位(LSB)。請注意到，各物理頁所包含的各分頁可為邏輯上的概念，快閃存儲器單元不一定要有此物理上的分頁存在。

然而，隨著各存儲單元的儲存密度被提升，快閃存儲器的讀取與寫入時間也隨的增加，另一方面，數(shù)據(jù)錯誤率也會隨著存儲單元可儲存的位數(shù)量增加而提高。因此，需要一種全新的快閃存儲器存取方法與快閃存儲器控制器，可有效提升快閃存儲器的讀寫速率，并且進一步降低錯誤率。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一實施例，一種快閃存儲裝置，耦接至一主機，用以儲存數(shù)據(jù)，包括一快閃存儲器以及一控制器。快閃存儲器包括一單層存儲器模塊與一多層存儲器模塊。單層存儲器模塊包括一第一數(shù)據(jù)總線與至少一單層單元快閃存儲器，各單層單元快閃存儲器的單一存儲單元可儲存一位的數(shù)據(jù)。多層存儲器模塊包括一第二數(shù)據(jù)總線與至少一多層單元快閃存儲器，各多層單元快閃存儲器的單一存儲單元可儲存多于一位的數(shù)據(jù)，并且該第一數(shù)據(jù)總線耦接至該第二數(shù)據(jù)總線。控制器用以管理該快閃存儲器的數(shù)據(jù)存取，其中于一寫入操作時，該控制器自該主機接收數(shù)據(jù)，再將該數(shù)據(jù)寫入該快閃存儲器的該單層存儲器模塊的該(等)單層單元快閃存儲器，并且其中該單層存儲器模塊通過相互耦接的該第一數(shù)據(jù)總線與該第二數(shù)據(jù)總線將儲存于該(等)單層單元快閃存儲器的該數(shù)據(jù)傳送至該多層存儲器模塊而不需通過控制器。

根據(jù)本發(fā)明的另一實施例，一種快閃存儲裝置管理方法，用以管理耦接至一主機的一快閃存儲裝置，其中該快閃存儲裝置包括用以儲存數(shù)據(jù)的一快閃存儲器以及用以管理該快閃存儲器的數(shù)據(jù)存取的一控制器，該方法包括：于一寫入操作時，自該主機接收數(shù)據(jù)并將該數(shù)據(jù)寫入該快閃存儲器的一單層存儲器模塊內(nèi)，其中該單層存儲器模塊包括一第一數(shù)據(jù)總線與至少一單層單元快閃存儲器，各單層單元快閃存儲器的單一存儲單元可儲存一位的數(shù)據(jù)，并且其中該快閃存儲器更包括一多層存儲器模塊，包括與該第一數(shù)據(jù)總線耦接的一第二數(shù)據(jù)總線與至少一多層單元快閃存儲器，各多層單元快閃存儲器的單一存儲單元可儲存多于一位的數(shù)據(jù)；以及通過相互耦接的該第一數(shù)據(jù)總線與該第二數(shù)據(jù)總線將儲存于該(等)單層單元快閃存儲器的該數(shù)據(jù)不通過該控制器而直接寫入該多層存儲器模塊，用以將該數(shù)據(jù)儲存于該(等)多層單元快閃存儲器。

附圖說明

圖1為根據(jù)本發(fā)明的一實施例所述的快閃存儲裝置的方塊圖。

圖2顯示三層單元快閃存儲器進行編程時的臨界電壓的分布示意圖。

圖3顯示一種防干擾順序?qū)嵤├?/p>