[發明專利]一種在半導體襯底中制備腔體的方法

無效

• 申請號: 201110151756.2
• 申請日: 2011-06-08
• 公開（公告）號: CN102815662A
• 公開（公告）日: 2012-12-12
• 發明（設計）人: 張新偉;夏長奉;范成建;肖建農;蘇巍
• 申請（專利權）人: 無錫華潤上華半導體有限公司;無錫華潤上華科技有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 臧霽晨;高為

技術領域

屬于集成電路制造技術領域，涉及在半導體襯底中制備腔體的方法。?

背景技術

????在集成電路的制造中，通常需要在半導體襯底中（例如硅襯底中）形成腔體。這種帶有腔體的半導體襯底進一步用來制備其它集成電路器件（例如，MEMS器件）。因此，腔體的制備成本和效率直接影響集成電路器件的制備成本和效率。

????圖1所示為現有技術提供的在半導體襯底中制備腔體的方法過程的結構變化示意圖。如圖1所示，以半導體襯底為單晶硅片為例，首先，在硅片A的襯底100上構圖刻蝕形成空腔110，同時，在硅片B的襯底200上構圖刻蝕形成空腔210，空腔210和空腔110可以同時刻蝕形成，并具有基本相同的形狀。進一步，將硅片A和硅片B進行鍵合，在此步驟中，兩個硅片中的任意一個翻轉后，使兩個空腔（110和210）基本對準，然后，采用常規的鍵合工藝和鍵合設備，使兩片硅片之間相互鍵合，硅襯底100和200合成一體，并在其中形成了密封的腔體310。進一步，由于兩個硅片鍵合后，腔體310上方的襯底厚度是由硅片厚度決定，因此，通常是需要進行減薄，即由圖1中所示的厚度D減為厚度d，這個過程通常是由化學機械研磨（CMP）的方法完成。

????但是，圖1所示的制備方法至少具有以下缺點：

??????第一，鍵合工藝成本高，并且，相對于常規CMOS集成電路生產線，鍵合工藝所使用的鍵合設備并不是所需的，因此，通常需要另外購買高價額的鍵合設備；

?????第二，減薄過程中，難以控制所減薄的襯底的厚度，也即難以控制腔體上方的襯底厚度（d）；

?????第三，整體工藝過程復雜，耗時長，生產效率低。

????有鑒于此，有必要提出一種新型的腔體制備方法。

發明內容

本發明的目的在于，降低腔體的制備成本，提高其生產效率。

為實現以上目的或者其它目的，本發明提供一種在半導體襯底中制備腔體的方法，其包括以下步驟：

提供半導體襯底，在所述半導體襯底上各向異性構圖刻蝕形成多個通孔或溝槽；

對所述通孔進行各向同性刻蝕以使相鄰通孔或相鄰溝槽的底部之間相互連通形成腔體槽；以及

外延生長外延半導體襯底層以密封形成所述腔體。

按照本發明提供的制備腔體的方法的一實施例，其中，所述多個通孔在所述半導體襯底中欲形成所述腔體的區域基本等間距地排列。

較佳地，所述間距的范圍基本為1um至5um，并且，所述通孔的孔徑范圍基本為0.8um至3um

較佳地，所述通孔的孔深范圍或者所述溝槽的深度范圍基本可以為1um至10um。

較佳地，所述刻蝕為反應離子刻蝕。

較佳地，所述腔體槽距離所述半導體襯底的上表面的距離基本為1um至10um。

按照本發明提供的制備腔體的方法又一實施例，所述外延半導體襯底層基本僅生長于所述半導體襯底的上表面之上。

較佳地，所述外延生長的溫度設置在1080℃至1200℃。

較佳地，所述外延生長的生長氣體為SiH₂Cl₂、SiHCl₃或者SiCl₄。

在一具體實例中，所述半導體襯底為硅襯底。

本發明的技術效果是，本發明利用各向同性刻蝕方法的特點，將各向異性刻蝕形成的通孔或溝槽的底部連通形成腔體槽，并進一步外延生成形成半導體襯底中的腔體，因此，僅需一片半導體襯底，制備方法過程簡單、成本低，并且生產效率高。同時，由于本發明所使用的刻蝕方法和外延生長方法是CMOS集成電路制備工藝的常用方法，因此不需要為腔體的制備購置新的工藝設備，也有利于降低成本。進一步，通過外延生長的方法，腔體之上的半導體襯底層的厚度易于控制。

附圖說明

從結合附圖的以下詳細說明中，將會使本發明的上述和其它目的及優點更加完全清楚，其中，相同或相似的要素采用相同的標號表示。

圖1是現有技術提供的在半導體襯底中制備腔體的方法過程的結構變化示意圖。

圖2是按照本發明一實施例提供的制備腔體的方法流程示意圖。

圖3至圖6是對應于圖2所示流程過程的結構變化示意圖。

圖7是在制備腔體的又一方法實施例中各向異性刻蝕形成溝槽后的結構示意圖。

具體實施方式