[發明專利]與MOS管集成的垂直型雙極結型晶體管及其制備方法

有效

• 申請號: 201110151714.9
• 申請日: 2011-06-08
• 公開（公告）號: CN102820332A
• 公開（公告）日: 2012-12-12
• 發明（設計）人: 吳孝嘉;房世林;陳正培;楊育明;黃竹
• 申請（專利權）人: 無錫華潤上華半導體有限公司;無錫華潤上華科技有限公司
• 主分類號: H01L29/73
• 分類號: H01L29/73;H01L29/06;H01L21/331;H01L21/22;H01L21/265
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 臧霽晨;高為

技術領域

本發明屬于雙極結型晶體管（Bipolar?Junction?Transistor，BJT）技術領域，涉及垂直型（Vertical）BJT，尤其涉及與MOS（Metal-Oxide?Semiconductor，金屬氧化物半導體）管集成的垂直型BJT以及該BJT的制備方法。

背景技術

????垂直型BJT作為一種常規器件在集成電路（IC）中廣泛使用，MOS管也是IC的基本器件單元，因此，IC中很可能包括垂直型BJT和MOS管，二者需要同時集成在同一襯底上制備形成。

????圖1所示為現有技術的與MOS管集成的垂直型BJT的截面結構示意圖。在該實施例中，垂直型BJT為VPNP（V代表垂直），其與CMOS管集成，圖1中示意圖性地給出了CMOS管中的NMOS管。

????如圖1所示，該VPNP同樣地基本包括集電區131、基區140和發射區150，具體地，P型硅襯底100上外延生長形成外延層110，外延層110為N型摻雜，VPNP和CMOS管均形成于外延層110上，集電區131首先被構圖P型摻雜形成，然后，構圖氧化形成隔離層190，在集電區131的P阱中構圖N型摻雜形成N阱的基區140，然后在基區140的N阱中構圖P型摻雜形成發射區150。集電區131的電極引出區域131a可以與發射區150同時構圖摻雜形成，基區140中也進行N+摻雜形成電極引出區域140a。在該實施例中，VPNP還包括P型的埋層（Burred?Layer）區域121，其位于集電區131之下，主要用于減小集電區電阻、減小飽和壓降、提高器件性能。注意到，CMOS的下方也形成埋層區域122，其主要用于減小體（bulk）電阻，降低發生閂鎖效應（Latch?up）的風險，埋層區域121和122可以同時構圖形成。

????在VPNP與CMOS管集成時，圖1所示的VPNP的P型集電區131可以通過以下兩種方法形成。

????第一種是，集電區131與CMOS的P阱132（用于形成NMOS）同時構圖摻雜形成，即，在對P阱132離子注入摻雜時也對集電區131離子注入摻雜，因此，P阱132的摻雜濃度和集電區131的摻雜濃度相同。而為了考慮CMOS管的器件性能要求（集成電路中CMOS管通常占多數）以及隔離的要求，P阱132的摻雜濃度往往被設置得比較高（例如通常達到5E16離子/cm³），而集電區131使用這樣的摻雜濃度時，無法得到對于VPNP來說比較理想的集電區工藝條件，使得VPNP的性能無法最優化（例如，無法得到理想的基區雜質分布，無法在比較高的BVceo前提下取得較高的器件放大倍數）。

????第二種是，集電區131與CMOS的P阱132分別獨立地構圖摻雜形成，從而滿足各自的摻雜濃度范圍要求。因此，此時單獨對集電區131進行構圖并摻雜。這樣，盡管因集電區131的工藝條件能得到滿足從而使VPN的性能得到優化，但是需要額外的光刻步驟以及光刻版來構圖定義集電區131，使得工藝過程復雜、工藝流程時間變長并增加工藝成本。

????對于VNPN型BJT同樣存在以上所述問題。

????因此，現有的垂直型BJT在MOS管集成時，無法同時兼顧性能和制備成本兩方面，有鑒于此，有必要提出一種新型的與MOS管集成的垂直型BJT及其制備方法。

發明內容

本發明的目的是，同時滿足與MOS管集成的垂直型BJT的高性能以及低成本制備的要求。

為達到以上目的或者其它目的，本發明提供以下技術方案：

按照本發明的一方面，提供一種與MOS管集成的垂直型雙極結型晶體管，所述MOS管和所述垂直型雙極結型晶體管形成于襯底的外延層上，所述垂直型雙極結型晶體管包括由上至下依次設置的發射區、基區、集電區以及第一埋層，其中，所述集電區和所述第一埋層通過所述襯底中的初始埋層向外延層擴散而一體化地形成。

按照本發明提供的垂直型雙極結型晶體管的一實施例，其中，所述初始埋層、第一埋層、集電區同為第一導電類型摻雜，所述集電區的摻雜濃度范圍可以為1×10¹⁵離子/cm³至1×10¹⁶離子/cm³，所述第一埋層的濃度范圍可以為5×10¹⁵離子/cm³至2×10¹⁶離子/cm³。