[發明專利]自適應新型內存匹配數據選通脈沖的方法

無效

• 申請號: 201110143881.9
• 申請日: 2011-05-31
• 公開（公告）號: CN102298974A
• 公開（公告）日: 2011-12-28
• 發明（設計）人: 史青
• 申請（專利權）人: 四川長虹電器股份有限公司
• 主分類號: G11C29/52
• 分類號: G11C29/52
• 代理公司: 成都虹橋專利事務所 51124
• 代理人: 李順德

技術領域

本發明涉及數據存儲技術，特別涉及DDR?SDRAM(Double?Data?Rate?SDRAM，同步動態隨機存儲內存)技術。

背景技術

目前，PDP電視、LCD電視等電子設備應用DDR2?SDRAM(四倍資料率同步動態隨機存儲內存)和/或DDR3?SDRAM(八倍資料率同步動態隨機存儲內存)正在日益普及，DDR2的時鐘頻率在400MHz～1066MHz之間，DDR3的時鐘頻率則更高。現在DDR?SDRAM技術已經發展到了DDR3?SDRAM，理論上速度可以支持到1600MT/s，DDR?SDRAM本質上不需要提高時鐘頻率就能加倍提高SDRAM的速度，它允許在時鐘的上升沿和下降沿讀出數據，因而其速度是標準SDRAM的兩倍，至于地址與控制信號則與傳統SDRAM相同，仍在時鐘上升沿進行數據判斷，DDR2?SDRAM和/或DDR3?SDRAM的幾個新增特性的含義是：ODT(On?Die?Termination)，DDR1?SDRAM將匹配放在主板上DDR2?SDRAM和/或DDR3?SDRAM將匹配直接設計到芯片內部，用來改善信號品質；OCD(Off?Chip?Driver)是加強上下拉驅動的控制功能，通過減小DQS/DQ?phase與/DQS?Skew(時滯)來增加信號的時序容限(Timing?Margin)，DQS/DQ?phase是數據選通脈沖，源同步時鐘，數據的1和0由DQS/DQ?phase作為時鐘來判斷；Posted?CAS是提高總線利用率的一種方法；AL(Additive?Latency)技術是相對于外部CAS，內部CAS執行一定的延時。由于DDR?SDRAM總線走線數量眾多，速度快，操作復雜，探測困難，在系統應用中對其測試分析均存在巨大挑戰。同時，同一系統應用不同廠家相同規格的DDR2?SDRAM和/或DDR3?SDRAM時，系統與各個廠家DDR?SDRAM的DQS/DQ?phase匹配會有差異，且環境溫度不同時DQS/DQ?phase匹配也會有差異，這就容易造成在不同溫度環境下，應用不同廠家的DDR2?SDRAM和/或DDR3?SDRAM時，系統出現內存溢出而崩潰的幾率增加。傳統的應用DDR2?SDRAM和/或DDR3?SDRAM的系統開機時的進行步驟如下：首先系統硬件初始化，然后初始化DDR?SDRAM，即將DQS/DQ?phase有效點中間值設為固定的66或77環境參數(DDR?SDRAM的高、低位的DQS/DQ?phase檢測范圍為“0～F”，因此66或77為其中間值)，再將此環境參數讀入DDR?SDRAM，最后系統調用Boot?Loader開啟工作，此時系統在不同溫度環境下應用DDR2?SDRAM和/或DDR3?SDRAM和/或應用不同廠家相同規格的DDR2?SDRAM和/或DDR3?SDRAM時，DDR?SDRAM的DQS/DQ?phase有效點可能會與預設的環境參數66或77偏離較大，甚至溢出有效區域，從而無法確保信號的時序容限，導致系統與DDR?SDRAM的DQS/DQ?phase不匹配，系統運行不穩定及死機等。

發明內容

本發明目的是克服目前同一系統在不同溫度環境下應用新型內存和/或應用不同廠家的新型內存時易使系統出現內存溢出而崩潰的缺點，提供一種自適應新型內存匹配數據選通脈沖的方法。

本發明所述新型內存為DDR2?SDRAM和/或DDR3?SDRAM。

本發明為解決上述技術問題所采用的技術方案是，自適應新型內存匹配數據選通脈沖的方法，其特征在于，包括以下步驟：

a.系統硬件初始化；

b.系統初始化DDR?SDRAM時分別檢測各個DDR?SDRAM的高位、低位的DQS/DQ?phase點并統計各個DDR?SDRAM的高位、低位的DQS/DQ?phase有效點；

c.系統根據統計的各個DDR?SDRAM的高位、低位的DQS/DQ?phase有效點選擇其中間值；

d.系統將選擇的各中間值分別預設給環境參數；

e.環境參數讀入各DDR?SDRAM；

f.系統調用Boot?Loader開啟工作。

具體的，步驟b所述各個DDR?SDRAM為2個DDR?SDRAM。

進一步的，所述DDR?SDRAM為DDR2?SDRAM和/或DDR3?SDRAM。