[發明專利]一種高速模數轉換器

有效

• 申請號: 201110143014.5
• 申請日: 2011-05-30
• 公開（公告）號: CN102195651A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 高靜;史再峰;徐江濤;羅韜
• 申請（專利權）人: 天津大學
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 溫國林

技術領域

本發明涉及數模混合集成電路設計領域，模數轉換器廣泛應用于數模混合電路和SoC系統中，特別涉及一種高速模數轉換器。

背景技術

模數轉換是將模擬輸入信號轉換為N位二進制數字輸出信號的技術。采用數字信號處理能夠方便地實現各種先進的自適應算法，完成模擬電路無法實現的功能，因此，越來越多的模擬信號處理正在被數字技術所取代。與之相應的是，作為模擬系統和數字系統之間橋梁的模數轉換的應用日趨廣泛。

常見的模數轉換器結構主要有積分式、逐次逼近式、flash結構、pipeline結構、循環結構模數轉換器，其中循環結構模數轉換器在速度、功耗和面積等折中性能方面具有優勢，應用非常廣泛。

發明人在實現本發明的過程中，發現現有技術中至少存在以下缺點和不足：

為了進一步提高循環模數轉換器的速度，需增加電路設計難度，同時增大模數轉換器的面積。

發明內容

為了在不顯著增加硬件面積和設計難度的基礎上，進一步提高循環模數轉換器的速度，本發明提供了一種高速模數轉換器，詳見下文描述：

一種高速模數轉換器，所述高速模數轉換器包括：采樣和保持電路、2ⁿ倍乘法器、2ⁿ-1個比較器、碼制轉換電路、n個邏輯開關和反饋電路，其中，n的取值為大于等于1的正整數，

輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述2ⁿ倍乘法器的輸入端相連，輸出2ⁿ倍采樣和保持信號，所述2ⁿ倍采樣和保持信號分別和所述2ⁿ-1個比較器相連，同時所述2ⁿ倍采樣和保持信號作為所述反饋電路的正輸入端；

第一比較器的參考電平值為其中Vref為量化區間的中間電平值，第2ⁿ-1個比較器的參考電平值為將所述2ⁿ-1個比較器的輸出信號經所述碼制轉換電路轉換為BCD碼，輸出b[n-1:0]，通過所述b[n-1:0]控制所述n個邏輯開關；將所述n個邏輯開關相連的電平值作為所述反饋電路的負輸入端，反饋信號為2ⁿD-2^n-1Vrefb_n-1-…-2⁰Vrefb₀。

本發明提供的技術方案的有益效果是：

本發明提供了一種高速模數轉換器，本發明基于傳統循環模數轉換器ADC結構，內置高速flash?ADC及簡單邏輯電路可提高模數轉換速度；通過調節內置flash?ADC位數、乘法器倍數及反饋信號可靈活實現轉換速度的調整；與傳統循環模數轉換器ADC電路面積相比沒有明顯增加，可實現速度和面積的優化設計。

附圖說明

圖1為現有技術提供的傳統循環模數轉換器的結構示意圖；

圖2為本發明提供的內嵌2bit的高速模數轉換器的結構示意圖；

圖3為本發明提供的內嵌多bit的高速模數轉換器的結構示意圖。

附圖中所列部件列表如下所示：

Vin：輸入信號；???????????S/H：采樣和保持電路；

Multiplier：乘法電路；????Comparator：比較器；

Vref：參考電平；??????????BCD：碼制轉換電路；

logic：邏輯分析電路。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施方式作進一步地詳細描述。

為了在不顯著增加硬件面積和設計難度的基礎上，進一步提高循環模數轉換器的速度，本發明實施例提供了一種高速模數轉換器，詳見下文描述：

參見圖1，傳統循環模數轉換器輸入信號Vin經采樣和保持電路S/H后，進入乘2電路Multiplier，其輸出進入比較器Comparator與參考電平Vref比較，比較器Comparator的輸出信號作為輸出結果，且與反饋信號有關，即若輸出為“1”，則將2D-Vref反饋乘2電路Multiplier輸入端，若輸出為“0”，將2D反饋乘2電路Multiplier輸入端。經過一次的乘法運算和比較，產生1位的數據轉換，要完成n位的數據轉換需要經過n個時鐘周期。

為了在不顯著增加模數轉換器ADC面積的前提下，進一步提高模數轉換器ADC的速度，本發明實施例在現有循環模數轉換器的基礎上，通過內嵌flashADC，有效提高了模數轉換器ADC的轉換速度。