[發明專利]片上系統中高速超寬總線故障測試系統和方法

有效

• 申請號: 201110142785.2
• 申請日: 2011-05-31
• 公開（公告）號: CN102323536A
• 公開（公告）日: 2012-01-18
• 發明（設計）人: 張金藝;丁夢玲;李嬌;段蘇陽;吳玉見;王春華
• 申請（專利權）人: 上海大學
• 主分類號: G01R31/3177
• 分類號: G01R31/3177
• 代理公司: 上海上大專利事務所(普通合伙) 31205
• 代理人: 何文欣

1.一種片上系統中高速超寬總線的故障測試系統，電路由一個測試訪問通道組（1）、六條測試鏈路（2.1、2.2、2.3、2.4、2.5、2.6）和一組高速超寬總線測試控制線（3）組成，其特征在于：所述測試訪問通道組（1）有一組外接測試訪問通道信號輸入引腳（TCI）和一組外接測試訪問通道信號輸出引腳（TCO），而在片內輸出分別連接各種類型高速超寬總線的所述六條測試鏈路（2.1、2.2、2.3、2.4、2.5、2.6）；每一所述測試鏈路（2）根據類型不同分別與高速超寬總線CPU端或高速超寬總線終端相連接，并在片內連接所述高速超寬總線測試控制線（3）；所述高速超寬總線測試控制線（3）有一個外接高速超寬總線測試使能信號輸入引腳（TEN）、一個外接高速超寬總線測試時鐘信號輸入引腳（TCLK）和一個外接雙向型測試單元功能端口方向切換控制信號輸入引腳（BIOC），而在片內輸出連接各個所述測試鏈路（2.1、2.2、2.3、2.4、2.5、2.6）。

2.根據權利要求1所述的片上系統中高速超寬總線的故障測試系統，其特征在于所述測試訪問通道組（1）共由三根測試訪問輸入總線和三根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問通道信號輸入引腳（TCI），每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳（TCO）；所述六條測試鏈路（2.1、2.2、2.3、2.4、2.5、2.6）分別為：由高速超寬總線CPU端輸入型測試單元構成的第一測試鏈路（2.1）、由高速超寬總線終端輸出型測試單元構成的第二測試鏈路（2.2）、由高速超寬總線CPU端輸出型測試單元構成的第三測試鏈路（2.3）、由高速超寬總線終端輸入型測試單元構成的第四測試鏈路（2.4）、由高速超寬總線CPU端雙向型測試單元構成的第五測試鏈路（2.5）和由高速超寬總線終端雙向型測試單元構成的第六測試鏈路（2.6）；在片內，測試訪問輸入總線與第一測試鏈路（2.1）、第二測試鏈路（2.4）、第五測試鏈路（2.5）和第六測試鏈路（2.6）相連接；測試訪問輸出總線與第二測試鏈路（2.2）、第三測試鏈路（2.3）、第五測試鏈路（2.5）和第六測試鏈路（2.6）相連接。

3.根據權利要求2所述的片上系統中高速超寬總線的故障測試系統，其特征在于所述第一測試鏈路（2.1）由m個高速超寬總線CPU端輸入型測試單元ci構成，其中，m為SoC中CPU輸出總線的條數；連接方式：完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口ten和一個高速超寬總線測試時鐘信號輸入端口tclk；在測試鏈路中，高速超寬總線CPU端輸入型測試單元ci₁有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口bci1₁、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口bco1₁和一個連接測試訪問輸入總線TCI₁的高速超寬總線CPU端輸入型測試單元測試信號輸入端口sci1₁，在單元外輸出連接高速超寬總線和后續一個高速超寬總線CPU端輸入型測試單元ci₂；后續高速超寬總線CPU端輸入型測試單元ci₂有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口bci1₂、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口bco1₂和一個連接前一個高速超寬總線CPU端輸入型測試單元ci₁中高速超寬總線CPU端輸入型測試單元測試信號輸出端口sco1₁的高速超寬總線CPU端輸入型測試單元測試信號輸入端口sci1₂，在單元外輸出連接高速超寬總線和后續一個高速超寬總線CPU端輸入型測試單元；如此重復，直至本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元ci_m；本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元ci_m的高速超寬總線CPU端輸入型測試單元測試信號輸出端口可懸空不接。