[發明專利]快速傅立葉變換蝶型運算處理裝置及數據處理方法

無效

• 申請號: 201110142275.5
• 申請日: 2011-05-30
• 公開（公告）號: CN102810086A
• 公開（公告）日: 2012-12-05
• 發明（設計）人: 亓中瑞;陳杰;張浩
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 逯長明

技術領域

本發明涉及通信技術領域，尤其涉及快速傅里葉變換蝶形運算處理裝置及應用于該裝置的數據處理方法。

背景技術

快速傅立葉變換是離散傅立葉變換的一種快速高效的實現形式，并廣泛的應用于各種系統中，如寬帶多載波通信系統，雷達信號處理系統，信號檢測與估計系統等。該技術充分利用了傅立葉變換旋轉因子的周期性和對稱性，從而大幅度的降低了離散傅立葉變換的計算復雜度和實現成本，因此受到人們的廣泛關注。

長期以來，人們對快速傅立葉變換進行了廣泛而深入的研究，主要集中在算法和架構設計上。蝶型單元，作為快速傅立葉變換的引擎，其運算速度直接決定快速傅里葉變換的速度，因此，人們對于高效的蝶形單元的需求越來越迫切。

發明內容

有鑒于此，本發明提供一種快速傅里葉變換蝶形運算處理裝置及應用于該裝置的數據處理方法，其具體方案如下所示：

一種快速傅里葉變換蝶形運算處理裝置，包括：

實數加法器模塊，用于依據預先設定的處理原則，將待處理數據的實部和虛部相加；

延遲及常數乘法器模塊，用于當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理；

實數乘法器模塊，用于將所述延遲及常數乘法器模塊中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘；

實數加法器及延遲控制模塊，用于根據所述預先設定的處理原則，將與所述旋轉因子相乘后得到的乘積進行相加，得到處理結果。

優選的，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少1個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少3個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少6個加法器；

當所述預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少2個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少6個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少12個加法器。

優選的，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括：相加單元和延遲控制單元；

當所述預先設定的處理原則為在一個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括：相加單元。

一種數據處理方法，包括：

步驟a、依據預先設定的處理原則，將待處理數據的實部和虛部相加；

步驟b、當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理；

步驟c、將步驟b中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘；

步驟d、根據預先設定的處理原則，將與所述旋轉因子相乘后得到的乘積進行相加，得到處理結果。

優選的，所述依據預先設定的處理原則，將待處理數據的實部和虛部相加的過程包括：

當預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，利用1個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為4時，利用3個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為8時，利用6個加法器將所述待處理數據的實部和虛部分別進行順序相加；

當預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，利用2個加法器，分別將所述待處理數據的實部和虛部進行并行相加，當預先設定的基數為4時，利用6個加法器，分別將所述待處理數據的實部和虛部進行并行相加，當預先設定的基數為8時，利用12個加法器，分別將所述待處理數據的實部和虛部進行并行相加。

優選的，當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理的過程包括：

將所述相加的結果與常數乘法項相乘，獲得其相乘的結果。

優選的，當所述預先設定的處理原則為：在兩個周期內完成所述處理過程時，將與所述旋轉因子相乘后得到的乘積進行相加的過程包括：

將與所述旋轉因子相乘后得到的乘積進行延遲控制后，再相加；

當所述預先設定的處理原則為：在一個周期內完成所述處理過程時，將與所述旋轉因子相乘后得到的乘積進行相加的過程包括：

將與所述旋轉因子相乘后得到的乘積進行直接相加。