[發明專利]堆疊半導體存儲器件、存儲器系統及修復硅通孔缺陷的方法

有效

• 申請號: 201110141841.0
• 申請日: 2011-05-30
• 公開（公告）號: CN102270504A
• 公開（公告）日: 2011-12-07
• 發明（設計）人: 吳臺榮;樸光一;梁潤碩;孫寧洙;金始弘;裵升浚
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C16/06
• 分類號: G11C16/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

1.一種堆疊半導體存儲器件，包括：

多個堆疊的存儲器芯片；

多個穿過存儲器芯片的硅通孔(TSV)；以及

多個I/O緩沖器，每個I/O緩沖器耦接在至少一個存儲器芯片與至少一個TSV之間，I/O緩沖器被配置為基于TSV的缺陷狀態而選擇性地激活。

2.根據權利要求1所述的堆疊半導體存儲器件，其中I/O緩沖器被包含在存儲器芯片的內部。

3.根據權利要求1所述的堆疊半導體存儲器件，其中I/O緩沖器被配置為使得，當至少一個TSV包含缺陷點時，包含在位于所述缺陷點下方的存儲器芯片中的I/O緩沖器被激活。

4.根據權利要求3所述的堆疊半導體存儲器件，其中I/O緩沖器被配置為使得，當至少一個TSV包含缺陷點時，包含在位于所述缺陷點上方的存儲器芯片中的I/O緩沖器不被激活。

5.根據權利要求1所述的堆疊半導體存儲器件，其中I/O緩沖器被配置為使得，當至少一個TSV包含缺陷點時，包含在位于所述缺陷點上方的存儲器芯片中的I/O緩沖器不被激活。

6.根據權利要求1所述的堆疊半導體存儲器件，其中多個堆疊的存儲器芯片的每一個包括緩沖器控制電路，其被配置為基于TSV的缺陷狀態使能多個堆疊的存儲器芯片的每一個內部的I/O緩沖器。

7.根據權利要求6所述的堆疊半導體存儲器件，其中緩沖器控制電路包括非易失性存儲器件。

8.根據權利要求6所述的堆疊半導體存儲器件，其中緩沖器控制電路包括一次編程(OTP)存儲器或電可擦除可編程只讀存儲器(EEPROM)。

9.根據權利要求1所述的堆疊半導體存儲器件，其中多個堆疊的存儲器芯片的每一個包括用于每個I/O緩沖器的獨立的緩沖器控制電路，所述緩沖器控制電路被配置為基于TSV的缺陷狀態使能I/O緩沖器。

10.根據權利要求1所述的堆疊半導體存儲器件，其中多個堆疊的存儲器芯片包括：

第1存儲器芯片；

第2存儲器芯片，堆疊在第1存儲器芯片上方；

第3存儲器芯片，堆疊在第2存儲器芯片上方；

第4存儲器芯片，堆疊在第3存儲器芯片上方；

其中多個TSV包括第1到第4?TSV，第1到第4?TSV貫穿第4存儲器芯片到第1存儲器芯片；

其中I/O緩沖器包括第1到第16?I/O緩沖器，

包含在第1存儲器芯片中的第1到第4?I/O緩沖器分別連接到第1到第4?TSV，并且被配置為由第1緩沖器使能信號選擇性地激活；

包含在第2存儲器芯片中的第5到第8?I/O緩沖器分別連接到第1到第4?TSV，并且被配置為由第2緩沖器使能信號選擇性地激活；

包含在第3存儲器芯片中的第9到第12?I/O緩沖器分別連接到第1到第4?TSV，并且被配置為由第3緩沖器使能信號選擇性地激活；

包含在第4存儲器芯片中的第13到第16?I/O緩沖器分別連接到第1到第4?TSV，并且被配置為由第4緩沖器使能信號選擇性地激活。

11.根據權利要求1所述的堆疊半導體存儲器件，其中多個堆疊的存儲器芯片包括：

第1存儲器芯片；

第2存儲器芯片，堆疊在第1存儲器芯片上方；

第3存儲器芯片，堆疊在第2存儲器芯片上方；

第4存儲器芯片，堆疊在第3存儲器芯片上方；

其中多個TSV包括第1到第4?TSV，第1到第4?TSV貫穿第4存儲器芯片到第1存儲器芯片；

其中I/O緩沖器包括第1到第8?I/O緩沖器，

包含在第1存儲器芯片中的第1和第2?I/O緩沖器分別連接到第1和第2?TSV，并且被配置為由第1緩沖器使能信號選擇性地激活；

包含在第2存儲器芯片中的第3和第4?I/O緩沖器分別連接到第3和第4?TSV，并且被配置為由第2緩沖器使能信號選擇性地激活；

包含在第3存儲器芯片中的第5和第6?I/O緩沖器分別連接到第1和第2?TSV，并且被配置為由第3緩沖器使能信號選擇性地激活；

包含在第4存儲器芯片中的第7和第8?I/O緩沖器分別連接到第3和第4TSV，并且被配置為由第4緩沖器使能信號選擇性地激活。