[發明專利]雙CPU系統UART互控切換邏輯電路結構及調試電路系統

無效

• 申請號: 201110141785.0
• 申請日: 2011-05-30
• 公開（公告）號: CN102354303A
• 公開（公告）日: 2012-02-15
• 發明（設計）人: 吳繼新
• 申請（專利權）人: 太倉市同維電子有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔;鄭暄

技術領域

本發明涉及通信系統結構領域，特別涉及雙CPU系統設備的切換控制電路結構領域，具體是指一種雙CPU系統UART接口互控切換邏輯電路結構及調試電路系統。

背景技術

在xPON(無源光網絡)光通信接入網系統中，作為終端設備的ONU(光網絡單元)根據實際需要能靈活配置成不同產品形式，例如其中有應用在FTTC/B(光纖到路邊/光纖到樓)場合中有帶VoIP語音和數據通信業務的MDU(多住戶單元)設備，主板上一般有2個以上的CPU，每個CPU芯片都有各自獨立的最小系統，各自具有UART(Universal?Asynchronous?Receiver/Transmitter，通用異步收發器)接口。由于在實際工程應用中，要求只能在設備面板上設置一個Console(控制調試)接口，雙CPU主板引到面板上的UART接口及連接方式固定為一種，需要將2個CPU的UART接口切換選擇到面板的Console接口上。現有技術中實現上述切換的方法有多種。

隨著光網絡通信技術的進一步發展，目前，光通信接入網系統的MDU設備功能形式更趨于多樣化，對服務質量要求的標準也更高。在這樣的情況下，一般要求對雙CPU系統的各自主芯片都能控制調試和維護，而現有技術中的雙CPU的UART接口切換都難以滿足MDU設備在研發設計過程中對于可調試性及工程應用后期對于可維護性要求，從而，對于光通信接入網系統的MDU設備的進一步發展和推廣應用形成了障礙。

發明內容

本發明的目的是克服了上述現有技術中的缺點，提供一種利用邏輯器件的UART切換控制電路設計，實現雙CPU的UART接口切換，并能應用于MDU設備的大批量生產，滿足MDU設備在研發設計過程中對于可調試性的要求，也進一步保證工程應用后期對于可維護性要求，且結構較為簡單，成本低廉，應用范圍較為廣泛的雙CPU系統UART接口互控切換邏輯電路結構及調試電路系統。

為了實現上述的目的，本發明的具有如下構成：

該雙CPU系統UART接口互控切換邏輯電路結構包括第一中央處理單元、第二中央處理單元及切換邏輯控制器，所述的第一中央處理單元的UART接口及第二中央處理單元的UART接口均連接于所述的切換邏輯控制器，所述的第一中央處理單元和第二中央處理單元還分別有一GPIO(General?Purpose?Input?Output，通用輸入輸出)接口連接所述的切換邏輯控制器，所述的切換邏輯控制器根據所述的第一中央處理單元的GPIO接口所輸出的邏輯控制信號或第二中央處理單元的GPIO接口所輸出的邏輯控制信號選擇性地連通所述的第一中央處理單元的UART接口或所述的第二中央處理單元的UART接口。

該雙CPU系統UART接口互控切換邏輯電路結構中，所述的切換邏輯控制器為復雜可編程邏輯器件或現場可編程門陣列或多路復用邏輯開關器件。

該雙CPU系統UART接口互控切換邏輯電路結構中，所述的電路結構還包括手動開關，所述的手動開關連接所述的切換邏輯控制器，所述的切換邏輯控制器還根據所述的手動開關的邏輯控制信號選擇性地連通所述的第一中央處理單元的UART接口或所述的第二中央處理單元的UART接口。

該雙CPU系統UART接口互控切換邏輯電路結構中，所述的切換邏輯控制器包括第一復用器、第二復用器和狀態轉換器，所述的狀態轉換器分別連接所述的第一復用器和第二復用器，所述的第一中央處理單元的GPIO接口的和第二中央處理單元的GPIO接口均連接于所述的狀態轉換器，所述的第一復用器分別連接所述的第一中央處理單元的UART接口的輸出信號和第二中央處理單元的UART接口的輸出信號，所述的第二復用器分別連接所述的第一中央處理單元的UART接口的輸入信號和第二中央處理單元的UART接口的輸入信號，所述的狀態轉換器根據所述的第一中央處理單元的GPIO接口所輸出的邏輯控制信號或第二中央處理單元的GPIO接口所輸出的邏輯控制信號控制所述的第一復用器和第二復用器同時選擇性地連通所述的第一中央處理單元的UART接口或所述的第二中央處理單元的UART接口。

該雙CPU系統UART接口互控切換邏輯電路結構中，所述的電路結構還包括手動開關，所述的手動開關連接所述切換邏輯控制器的狀態轉換器，所述的狀態轉換器還根據所述的手動開關所輸出的邏輯控制信號控制所述的第一復用器和第二復用器同時選擇性地連通所述的第一中央處理單元的UART接口或所述的第二中央處理單元的UART接口。