[發明專利]多晶硅柵極的制造方法

在審

• 申請號: 201110138214.1
• 申請日: 2011-05-26
• 公開（公告）號: CN102800574A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 熊文娟;李俊峰;徐秋霞
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 逯長明;王寶筠

技術領域

本發明涉及半導體制造技術，更具體地說，涉及一種多晶硅柵極的制造方法。

背景技術

隨著集成電路和半導體技術的發展，芯片的集成度也越來越高，具有更高性能和更強功能的集成電路要求更大的元件密度，隨著CMOS器件尺寸進入30納米以下的時代，對器件的各部分提出了更高的要求，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結果的影響也日益突出，常需要針對小尺寸器件進行新的工藝改進。

CMOS(Complementary?Metal?Oxide?Semiconductor，互補金屬氧化物半導體)是集成電路中一種重要的基本元器件，主要有半導體襯底、柵介質層和多晶硅柵極及源/漏摻雜區組成。

通常地，形成CMOS器件的步驟包括：在半導體襯底上形成柵介質材料后，通過低壓化學氣相淀積多晶硅，而后，通過刻蝕工藝圖案化多晶硅和柵介質材料，從而形成多晶硅柵極，而后，在柵極兩側的半導體襯底內形成源/漏摻雜區。

然而，上述方法形成的器件的多晶硅柵極的表面比較粗糙，通常其表面粗糙度的Rms(表面粗糙度的均方根值)在3-4nm，在較大柵尺寸的工藝中，這種粗糙度對器件的后續工藝及器件的性能沒有太大影響，而隨著器件尺寸的不斷縮小，尤其是進入30nm工藝時代以后，要形成更小尺寸的柵極，對刻蝕工藝也提出了更高的要求，而粗糙不平的多晶硅表面對刻蝕的精確性有很大的影響，從而會影響刻蝕出來的多晶硅柵極的形貌，繼而影響器件的性能，甚至影響器件的成品率。

發明內容

本發明提供一種多晶硅柵極的制造方法，提高多晶硅表面光滑度，從而改善多晶硅柵極的形貌，提高器件的性能。

為實現上述目的，本發明實施例提供了如下技術方案：

一種多晶硅柵極的制造方法，包括：

提供襯底；

在所述襯底上形成多晶硅薄膜；

對所述多晶硅薄膜進行化學機械拋光；

通過刻蝕工藝圖案化所述多晶硅薄膜，以形成多晶硅柵極。

可選地，圖案化所述多晶硅薄膜的步驟包括：

在所述多晶硅薄膜上形成二氧化硅薄膜；

刻蝕所述二氧化硅薄膜以形成柵掩膜；

以柵掩膜為掩膜圖案，刻蝕所述多晶硅薄膜，以形成多晶硅柵極。

可選地，在對所述多晶硅薄膜進行化學機械拋光之后，形成多晶硅柵極之前，還包括步驟：進行RCA清洗。

可選地，所述襯底表面形成有柵介質層。

可選地，通過低壓化學氣相淀積形成多晶硅薄膜。

可選地，所述多晶硅柵極的柵尺寸小于30nm。

與現有技術相比，上述技術方案具有以下優點：

本發明實施例的多晶硅柵極的制造方法，在形成多晶硅薄膜以后，對該多晶硅薄膜進行化學機械拋光，使多晶硅薄膜的表面更平滑，而后對其進行圖案化，這樣使刻蝕工藝在具有更平滑的多晶硅薄膜表面進行，使刻蝕工藝更的控制更精確，從而改善多晶硅柵極的形貌，提高器件的性能。

附圖說明

通過附圖所示，本發明的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發明的主旨。

圖1為本發明實施例的多晶硅柵極的制造方法流程圖；

圖2-8為本發明實施例公開的多晶硅柵極制造方法的各個制造階段示意圖。

具體實施方式

為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。

在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。

其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。

正如背景技術部分所述，隨著器件尺寸的不斷減小，尤其是進入30nm工藝時代以后，對器件的各部分提出了更高的要求，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結果的影響也日益突出，常需要針對小尺寸器件進行新的工藝改進。