[發明專利]一種數據流傳輸的方法和裝置

有效

• 申請號: 201110129019.2
• 申請日: 2011-05-18
• 公開（公告）號: CN102208973A
• 公開（公告）日: 2011-10-05
• 發明（設計）人: 王萬亭;徐昕;邵冬英;呼大明;鄭海鷗;于天歌
• 申請（專利權）人: 北京瀚景錦河科技有限公司
• 主分類號: H04L7/00
• 分類號: H04L7/00
• 代理公司: 北京派特恩知識產權代理事務所(普通合伙) 11270
• 代理人: 王黎延;周義剛

技術領域

本發明涉及數據傳輸技術領域，尤其涉及一種數據流傳輸的方法和裝置。

背景技術

目前，同步傳輸在數據傳輸中應用比較廣泛，圖1為同步傳輸方式的原理示意圖，如圖1所示，發送端和接收端的接口信號有時鐘、數據寫和數據信號，數據信號可以有多條也可以只有一條，其他信號只有一個，所有信號都是由發送端發出，同步傳輸接口時序如圖2所示，接收端在每個時鐘的下降沿采樣數據寫信號，如果數據寫為高就接收當前數據，圖2中數據1和數據2是有效數據，其他數據不是有效數據。

對于有些場合如音視頻傳輸流恒定碼率(CBR)傳輸，要求傳輸碼流按照指定碼率勻速傳輸，例如，給定時鐘頻率為27MHz，數據線為8bit，要傳輸碼率為1M字節/s的碼流，由于時鐘是27MHz，發送端每27個時鐘周期發送一個字節數據，就可以勻速傳輸1M字節/s的碼流，1M字節/s的碼流時序如圖3所示。

對于任意給定的碼率，根據時鐘頻率可以計算出每個字節數據占用時間，具體如公式(1)所示：

t＝時鐘頻率/碼率??????????????????(1)

其中，t表示每個字節數據占用時間，以時鐘周期為單位，碼率即傳輸速率，由于碼率可以為任意值(但一定小于時鐘頻率)，因此得到的t可以為整數，也可以為小數。

同步傳輸要求傳輸數據在整數時鐘周期傳輸，但要達到高精度勻速傳輸的就要求每個數據發送時間和t之間誤差小于等于0.5時鐘周期。

例如，給定時鐘頻率為27MHz，數據線為8bit，要傳輸碼率為4M字節/s的碼流，則根據公式(1)，t＝時鐘頻率/碼率＝27M/4M＝6.75。

4M字節/s的碼流時序如圖4所示，假設發送開始后，在時鐘周期6發送數據1，由于數據2、數據3、數據4、數據5的準確發送時間應該分別是12.75、19.5、26.25、33時鐘周期，所以，在時鐘周期13、20、26、33分別發送數據2、數據3、數據4、數據5。這樣保證發送時間的誤差小于等于0.5時鐘周期，其它的數據都按照這樣的方式傳輸。需要說明的是，在公式(1)中由于碼率可以為小于時鐘頻率的任意值，得到的t可以為不規則小數，甚至為循環小數。

現有典型的傳輸方式主要有兩種：

典型的傳輸方式1：

高精度勻速傳輸要求每個數據發送時間的誤差小于等于0.5時鐘周期。典型的傳輸方式是首先根據當前設定的碼率和時鐘頻率計算公式(1)得到t，然后計算每個字節數據發送的時間，最后四舍五入取整，作為該數據的發送時間(時鐘)，具體如公式(2)所示：

time?i＝INT(t*i+0.5)?????????????(2)

其中，time?i表示實際傳輸第i個數據的時刻，以時鐘周期為單位，是整數，i具體表示數據序號，一般的，0為第一個數據序號，1為第二個數據序號，......，n為第n+1個數據序號。

由于高精度勻速傳輸通常在FPGA/ASIC實現，而FPGA/ASIC不適合計算浮點乘除法運算，因此一般由DSP或CPU計算公式(1)和公式(2)，得到查找表，表的輸入是數據序號i，輸出為time?i，然后FPGA/ASIC依次查表得到發送數據間隔時鐘周期。

典型的傳輸方式2：

由DSP或CPU計算公式(1)，然后將結果變換為公式(3)的形式：

t＝N0*[(...((((1+1/N1)-1/N2)+1/N3)-1/N4)....)]????????????(3)

其中，N0、N1、N2、N3...均為整數，要在公式中使用足夠的分數項以保證足夠的精度，并把這些數作為控制參數傳遞給FPGA/ASIC使用。

然后在FPGA/ASIC對應每個參數生成一個計數器，計數器的初始值分別記為N0-1、N1-1、N2-1、N3-1...，分別叫計數器N0、計數器N1、計數器N2、計數器N3......。

工作時按照以下步驟工作：

步驟1：傳輸數據1同時啟動計數器N0，計數器N0每個時鐘減1，當計數器N0減到0時發送數據2并重賦初值，同時計數器N1減1；當計數器N0減到0時再發送數據3并重賦初值，同時計數器N1再減1。

步驟2：步驟1傳輸后面數據直到計數器N0和計數器N1同時減到0時，計數器N0保持一個時鐘，計數器N1重賦初值，同時計數器N2減1，然后在下一個時鐘再發送數據，且計數器N0重賦初值。