[發(fā)明專利]顯示裝置的柵極驅(qū)動電路

有效

• 申請?zhí)枺?/td>: 201110103724.5
• 申請日: 2011-04-21
• 公開（公告）號: CN102184698A
• 公開（公告）日: 2011-09-14
• 發(fā)明（設計）人: 黃俊豪;葉家駿
• 申請（專利權）人: 友達光電股份有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 北京律誠同業(yè)知識產(chǎn)權代理有限公司 11006
• 代理人: 梁揮;王穎

技術領域

本發(fā)明涉及一種顯示裝置的柵極驅(qū)動電路，且特別是有關于一種顯示裝置的柵極驅(qū)動電路。

背景技術

隨著電子顯示技術的發(fā)展，如主動式矩陣有機發(fā)光二極管(Organic?Light?Emitting?Diode，OLED)顯示器、電子紙顯示器(E-paper?display，EPD)等顯示裝置越來越多地應用于電子裝置。以電子紙顯示器而言，其顯示原理為通過外加電場改變微杯(micro?cup)內(nèi)的粒子(particle)行為，如圖1所示，圖1繪示為公知顯示裝置的像素電路的示意圖。電子紙顯示器的像素電路100通常包括晶體管11及電容12，晶體管11的源極連接至電容12。一般情況下，晶體管11的柵極操作電壓須達到+/-20V(即Vgh＝+20V，Vgl＝-20V)。晶體管11的漏極或源極之一連接至數(shù)據(jù)線(data?line)，數(shù)據(jù)(Data)操作電壓須達到+/-15V(即Vdh＝+15V，Vdl＝-15V)，電容儲存電壓為15V。經(jīng)實驗分析，當晶體管11的柵極操作電壓為-20V，數(shù)據(jù)(Data)操作電壓為-15V時，即晶體管11柵極與連接至數(shù)據(jù)線的漏極或源極之間的壓差VGS＝-5V，該種情況下對應的電流電壓特性曲線(IV?curve)并不穩(wěn)定，尤其經(jīng)過可靠度(RA?stress)測試之后，電流電壓偏移(IV?shift)可能影響成像，造成顯示器的品質(zhì)問題。通常，將VGS的操作電壓拉大超過5V，可有效解決上述漏電的問題。然而，一般的柵極信號發(fā)生單元(gate?IC)所能輸出的電壓有限若要拉大VGS的操作電壓則必需要采用高壓工藝，會造成柵極信號發(fā)生單元的成本過高而不符合經(jīng)濟效益，因此需要一種可以不改變現(xiàn)有柵極信號發(fā)生單元而可以解決因像素漏電流造成顯示畫面不佳的設計。

發(fā)明內(nèi)容

本發(fā)明的目的就是在于提供一種顯示裝置的柵極驅(qū)動電路，用以對顯示裝置中的多條柵極線提供電位，以解決柵極信號發(fā)生單元不能提供較大操作電壓的問題。

本發(fā)明提出一種顯示裝置的柵極驅(qū)動電路，用以對顯示裝置中的多條柵極線提供電位。此柵極驅(qū)動電路包括柵極信號發(fā)生單元及預定電位發(fā)生單元。柵極信號發(fā)生單元包括多個輸出端，每一輸出端的輸出信號在柵極致能電位與柵極禁能電位之間切換。預定電位發(fā)生單元包括多個預定電位輸出電路，每一預定電位輸出電路的輸出端電性耦接至一條柵極線，且在對應的該輸出端的輸出信號由該柵極致能電位轉(zhuǎn)為該柵極禁能電位后的一預定時間起的一時段中，使所電性耦接的柵極線電性導通至預定電位。

在本發(fā)明的較佳實施例中，上述的柵極驅(qū)動電路進一步包括多個晶體管，每一這些晶體管電性耦接至這些輸出端之一與這些柵極線之一之間，且每一這些晶體管在對應的輸出端的輸出信號為柵極致能電位時導通一第一時段，并在對應的輸出端的輸出信號由柵極致能電位轉(zhuǎn)為柵極禁能電位后的一預定時間起關閉一第二時段。

在本發(fā)明的較佳實施例中，上述的預定電位輸出電路之一包括輸入電路、第一控制電路、第二控制電路及開關。輸入電路電性耦接于輸入信號與第一控制節(jié)點之間以使此輸入信號被傳遞至第一控制節(jié)點。第一控制電路電性耦接于第一控制節(jié)點與預定電位之間，并在預定電位輸出電路所電性耦接的柵極線上的電位為柵極致能電位時使輸入電路被截止，并使第一控制節(jié)點電性導通至預定電位。第二控制電路電性耦接于第一控制節(jié)點與預定電位之間，并在預定電位輸出電路所電性耦接的柵極線上的電位開始成為柵極致能電位之前的一個第三時段內(nèi)，使輸入電路被截止并使第一控制節(jié)點電性導通至預定電位。開關電性耦接于預定電位及與預定電位輸出電路所電性耦接的柵極線之間，并依照第一控制節(jié)點的電位而決定是否使預定電位輸出電路所電性耦接的柵極線電性導通至預定電位。

在本發(fā)明的較佳實施例中，上述的輸入電路包括第一晶體管及第二晶體管。每一個晶體管分別包括柵極、第一源/漏極與第二源/漏極。其中，第一晶體管的柵極與第一源/漏極電性耦接于輸入信號，第二晶體管的柵極電性耦接至第一晶體管的第二源/漏極，第二晶體管的第一源/漏極電性耦接于輸入信號，第二晶體管的第二源/漏極電性耦接于第一控制節(jié)點。