[發(fā)明專利]自動化布局布線方法

無效

• 申請?zhí)枺?/td>: 201110102761.4
• 申請日: 2011-04-22
• 公開（公告）號: CN102136022A
• 公開（公告）日: 2011-07-27
• 發(fā)明（設(shè)計）人: 張翼;陳曦;程玉華
• 申請（專利權(quán)）人: 上海北京大學(xué)微電子研究院
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及模擬集成電路設(shè)計后端，尤其是關(guān)于器件測試結(jié)構(gòu)的自動布局布線。

背景技術(shù)

集成電路設(shè)計包括前端設(shè)計和后端設(shè)計兩個階段，前端設(shè)計負(fù)責(zé)邏輯實(shí)現(xiàn)，通常是使用Verilog/VHDL之類語言，進(jìn)行行為級的描述。后端設(shè)計是指將前端設(shè)計產(chǎn)生的門級網(wǎng)表通過EDA設(shè)計工具進(jìn)行布局布線和進(jìn)行物理驗(yàn)證并最終產(chǎn)生供制造用的GDS文件的過程，其主要工作職責(zé)有：芯片物理結(jié)構(gòu)分析、邏輯分析、建立后端設(shè)計流程、版圖布局布線、版圖編輯、版圖物理驗(yàn)證、聯(lián)絡(luò)晶圓廠并提交生產(chǎn)數(shù)據(jù)。所謂GDS文件，是一種圖形化的文件，是集成電路版圖的一種格式。

隨著混合信號設(shè)計復(fù)雜性的日趨增加，開發(fā)工藝設(shè)計工具包(PDK，ProcessDesign?Kit)并建立驗(yàn)證參考流程對于降低昂貴的設(shè)計反復(fù)所帶來的市場風(fēng)險是非常重要的。一般來說，晶圓廠會根據(jù)工藝技術(shù)的要求定制PDK的設(shè)計組件，每個工藝都會有一套對應(yīng)的PDK。

PDK是為模擬/混合信號IC電路設(shè)計而提供的完整工藝文件集合，是連接IC設(shè)計和IC工藝制造的數(shù)據(jù)平臺。PDK的內(nèi)容包括：器件模型(Device?Model)；符號和視圖(Symbols&View)；組件描述格式(CDF，Component?DescriptionFormat)和Callback函數(shù)；參數(shù)化單元(Pcell，Parameterized?Cell)；技術(shù)文件(Technology?File)；物理驗(yàn)證規(guī)則(PV?Rule)文件等。

其中參數(shù)化單元(Pcell)中的參數(shù)指的就是CDF參數(shù)，它們的組合能夠?qū)崿F(xiàn)用戶定制的所有功能，是PDK的核心部分。實(shí)際上，PDK的庫就是指所有參數(shù)化單元的合集。

總之，如果擁有了經(jīng)過驗(yàn)證的參數(shù)化單元結(jié)構(gòu)、符號及規(guī)則等優(yōu)化集合的PDK，IC設(shè)計人員的工作就能從繁瑣易錯的任務(wù)中解脫出來而變得高質(zhì)量且富有效率。

在傳統(tǒng)版圖單元庫中，只存在MOS晶體管基本單元，版圖繪制人員在繪制匹配MOS晶體管時，先調(diào)用帶參數(shù)的MOS晶體管，然后再根據(jù)所需測量的MOS晶體管尺寸參數(shù)，對每個MOS晶體管的版圖單元進(jìn)行參數(shù)設(shè)置，接著根據(jù)匹配的原則進(jìn)行布局布線。整個過程從添加MOS晶體管，對它們進(jìn)行參數(shù)設(shè)置，在版圖中的位置布局，到布線連到襯墊，各個環(huán)節(jié)都由繪制人員手工完成。若MOS晶體管數(shù)量十分龐大或尺寸有所變化，則改動操作非常繁瑣，而且還容易在不經(jīng)意中發(fā)生錯誤。

發(fā)明內(nèi)容

本發(fā)明提供了一種多個晶體管模塊單元測試結(jié)構(gòu)的自動化布局布線方法，以調(diào)入所需測量晶體管的數(shù)據(jù)并生成版圖，減小版圖的面積，提高繪制測試結(jié)構(gòu)版圖的效率，改善結(jié)構(gòu)的穩(wěn)定性。

根據(jù)本發(fā)明的實(shí)施例，提供一種多個晶體管模塊單元測試結(jié)構(gòu)的自動化布局布線方法，包含有：若干個被測晶體管和襯墊及它們之間的金屬連線。

可選的，所述晶體管模塊單元的數(shù)量，自動生成MOS晶體管并按縱向排列。

可選的，所述晶體管模塊單元的柵長、柵寬及叉指數(shù)，根據(jù)實(shí)際版圖允許面積，按適當(dāng)?shù)拈g隔左對齊排列。

可選的，所述測試結(jié)構(gòu)的布局方法：襯墊在版圖左側(cè)縱向排列，其間距符合工藝最小尺寸或被測MOS晶體管寬度。

可選的，所述測試結(jié)構(gòu)的布局方法：襯墊成上下對稱排列，中間為對應(yīng)柵和襯底的襯墊，上下對稱排列對應(yīng)源和漏的襯墊。

可選的，所述測試結(jié)構(gòu)的布線方法：無論被測MOS晶體管參數(shù)如何，各個部分的柵、源、漏都合并引出，對外看來一個MOS晶體管只有四個輸出。

可選的，所述測試結(jié)構(gòu)的布線方法：一個被測MOS晶體管對應(yīng)一組源和漏的襯墊，該晶體管的所有源區(qū)統(tǒng)一連到它所對應(yīng)的源襯墊，而所有漏區(qū)統(tǒng)一連到它所對應(yīng)的漏襯墊。所有被測MOS晶體管對應(yīng)一組柵和襯底的襯墊，所有晶體管的柵統(tǒng)一連到唯一的柵襯墊，而所有襯底統(tǒng)一連到唯一的襯底襯墊。故N個晶體管對應(yīng)N個源襯墊、N個漏襯墊、1個柵襯墊和1個襯底襯墊。

附圖說明

圖1為按參數(shù)生成MOS晶體管參數(shù)化模塊單元結(jié)構(gòu)示意圖。

圖2為布置完襯墊后上下對稱布局結(jié)構(gòu)示意圖。

圖3為多個晶體管模塊單元測試結(jié)構(gòu)的自動化布局布線完成示意圖。

具體實(shí)施方式

以下結(jié)合附圖表和具體實(shí)施例來進(jìn)一步說明本發(fā)明，本實(shí)施例僅用于闡釋基本原理，并非用于限定本發(fā)明，本發(fā)明的范圍應(yīng)以權(quán)利要求所限定的范圍為準(zhǔn)。閱讀了下文對于附圖表所示實(shí)施例的詳細(xì)描述之后，本發(fā)明對所屬技術(shù)領(lǐng)域的技術(shù)人員而言將顯而易見。

如表1所示，本發(fā)明的實(shí)施例含有4個被測MOS晶體管。

表1被測MOS晶體管數(shù)量參數(shù)表