[發(fā)明專利]基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器

有效

• 申請?zhí)枺?/td>: 201110083812.3
• 申請日: 2011-04-02
• 公開（公告）號: CN102158208A
• 公開（公告）日: 2011-08-17
• 發(fā)明（設(shè)計）人: 孫偉鋒;王青;常昌遠;徐申;陸生禮;趙安東;時龍興
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03K7/08
• 分類號: H03K7/08
• 代理公司: 南京天翼專利代理有限責(zé)任公司 32112
• 代理人: 湯志武

技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)字脈寬調(diào)制器的集成電子電路設(shè)計，特別適用于集成在小型手持設(shè)備的電源管理系統(tǒng)中的高頻DC-DC開關(guān)電源中，屬電子技術(shù)領(lǐng)域。

背景技術(shù)

由于數(shù)字控制方法靈活，對外部影響的敏感度低，并且可用少量外部無源元件而實現(xiàn)，而將數(shù)字控制應(yīng)用于開關(guān)電源中，也可簡化多樣性負(fù)載電源的設(shè)計配置，并且自動數(shù)字設(shè)計工具允許對現(xiàn)有設(shè)計進行快速修改而適應(yīng)新的需求，使得便攜式消費電子產(chǎn)品等中的電源系統(tǒng)性能的顯著提高。

在低功率數(shù)字控制開關(guān)電源的應(yīng)用中，數(shù)字脈寬調(diào)制器(DPWM,?Digital?Power?Width?Modulation)?的開關(guān)頻率一般為超過1MHz的高頻，并且為了精確的輸出電壓調(diào)節(jié)以及消除不期望的輸出電壓振蕩，要求具有高分辨率(8-11位)。因為功耗通常與開關(guān)頻率和分辨率的乘積成比例，因此為了降低功率損耗，高分辨率高頻率DPWM的設(shè)計在芯片面積和功率消耗之間做出了各種設(shè)計妥協(xié)。現(xiàn)有的DPWM方案中，計數(shù)-比較結(jié)構(gòu)的DPWM需要至少高于開關(guān)電源的開關(guān)頻率幾百倍的頻率下的時鐘信號才能得到高的分辨率，因此這種結(jié)構(gòu)動態(tài)功耗巨大。而延遲結(jié)構(gòu)的設(shè)計基本上具有低功率消耗的優(yōu)點，但是高分辨率時占用很大的大芯片面積。而混合結(jié)構(gòu)DPWM成功的結(jié)合前面兩個方案的優(yōu)點，在數(shù)字脈寬調(diào)制器的尺寸和功耗之間做出了折中從而得到較高的分辨率，因而被廣泛采用。

振蕩環(huán)結(jié)構(gòu)的DPWM屬于混合型DPWM的范疇，它有自己的時鐘信號產(chǎn)生電路，不需要外部時鐘輸入，而且相對于其他DPWM方案，其占用面積也較小。并且數(shù)字電路中其他模塊所需的工作時鐘也可以由振蕩環(huán)輸出時鐘經(jīng)過分頻得到，這樣就又減少了硬件配置。但是振蕩環(huán)結(jié)構(gòu)的DPWM在輸出邏輯電路中采用RS鎖存器，其置位(S)端信號是由計數(shù)器、比較器等幾路信號邏輯得到，信號時序的要求必然會在數(shù)據(jù)轉(zhuǎn)換期間導(dǎo)致二次置位錯誤，進而使輸出脈寬信號在小占空比值時發(fā)生錯誤。因此這種結(jié)構(gòu)中輸出脈寬信號受到計數(shù)器位數(shù)m的限制，不能正確產(chǎn)生低于(1/2^m)×100%大小的占空比信號，降低了DPWM的有效分辨率，從而影響電源輸出電壓的調(diào)整速度和精度。

因此，在采用振蕩環(huán)結(jié)構(gòu)的DPWM時，需要對其進行優(yōu)化，在保證該結(jié)構(gòu)優(yōu)點的同時，解決輸出脈寬信號的占空比不能全范圍調(diào)節(jié)的問題。

發(fā)明內(nèi)容

本發(fā)明提供了一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，在保持現(xiàn)有振蕩環(huán)結(jié)構(gòu)的混合DPWM方案中芯片面積、功率損耗等優(yōu)點的基礎(chǔ)上，對輸出邏輯電路做了改進，消除了由于原輸出邏輯電路采用RS觸發(fā)器帶來輸出脈寬信號在小占空比值時輸出錯誤的問題，得到一個全范圍可調(diào)的占空比信號，保證了調(diào)節(jié)精度。

本發(fā)明技術(shù)方案為：

一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，包括振蕩環(huán)-計數(shù)比較電路和輸出邏輯電路，其特征是，所述的振蕩環(huán)-計數(shù)比較電路包括環(huán)形振蕩器、多路選通器、計數(shù)器、比較器和延時單元，所述環(huán)形振蕩器由k個相同的D觸發(fā)器首尾相連構(gòu)成，前一級D觸發(fā)器的輸出端與后一級D觸發(fā)器的時鐘端相連，最后一級D觸發(fā)器的輸出端連接到第一級D觸發(fā)器的時鐘端，所有D觸發(fā)器的輸入端都接高電平，每一級的D觸發(fā)器異步復(fù)位端信號由外部使能信號和本級D觸發(fā)器的輸出信號經(jīng)過一個或門形成，為使振蕩環(huán)能夠自啟動，令外部使能信號經(jīng)過一個延時單元輸入到第一個D觸發(fā)器的異步置位端，所述環(huán)形振蕩器的k個D觸發(fā)器輸出端連接多路選通器k路選通輸入信號，多路選通器的輸出選控端用于輸入數(shù)字占空比低log₂k位控制信號，每一組不同的輸入占空比低log₂k位控制信號都選擇輸出相對應(yīng)的唯一一路選通輸入信號，環(huán)形振蕩器中最后一級D觸發(fā)器的輸出端還連接計數(shù)器的時鐘輸入端，計數(shù)器的輸出端與比較器的A輸入端相連，比較器的B輸入端用于接收輸入占空比高(n-?log₂k)位控制命令，當(dāng)比較器A輸入端與B輸入端數(shù)值相等時，輸出一個高電平，否則輸出低電平，所述的輸出邏輯電路包括D觸發(fā)器，在D觸發(fā)器的異步復(fù)位端上連接有兩輸入與門且D觸發(fā)器的異步復(fù)位端與兩輸入與門輸出端連接，在D觸發(fā)器的時鐘端上連接有分頻器且D觸發(fā)器的時鐘端與分頻器的輸出端連接，分頻器的輸入端連接環(huán)形振蕩器中第一級D觸發(fā)器的時鐘輸入端，D觸發(fā)器的輸入端連接高電平，D觸發(fā)器的輸出端就是輸出邏輯電路的輸出信號，所述的比較器輸出端與數(shù)據(jù)選擇器的輸出端分別與兩輸入與門的兩個輸入端連接。