[發明專利]集成電路裝置及其制備方法

有效

• 申請號: 201110082960.3
• 申請日: 2011-03-31
• 公開（公告）號: CN102623444A
• 公開（公告）日: 2012-08-01
• 發明（設計）人: 鍾瑞萱
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/48;H01L21/98
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 鄭小軍;馮志云

技術領域

本發明涉及一種具有穿硅導電插塞(through-silicon?via，TSV)的堆疊晶片的集成電路裝置及其制備方法，特別涉及一種堆疊晶片的集成電路裝置及其制備方法，其在形成穿硅導電插塞之前接合(bonding)晶片，不需在接合晶片之間形成焊墊(bump?pad)或使用焊料。

背景技術

集成電路裝置的封裝技術一直朝輕薄化與安裝可靠性的方向研發。近年來，隨著電子產品輕薄化與多功能性的要求，許多技術已經逐漸為此領域的人所公知。

以存儲器裝置為例，通過使用至少兩芯片(chip)的堆疊方式，可通過半導體集成工藝，生產具有比公知存儲器容量大兩倍的存儲器變的可能。此外，堆疊封裝不只提供增加存儲器容量的優勢，亦增加安裝密度及增加安裝區域使用效率的優勢。因此，關于堆疊封裝技術的研究與開發已在逐漸加速。

以堆疊封裝為例，TSV已經在此領域中被揭示。利用TSV技術的堆疊封裝具有一TSV設置于芯片的結構，使得芯片可通過TSV與其它芯片以物理方式及電性方式彼此連接。一般而言，TSV的制備方法通過蝕刻技術而形成一貫穿基板的通孔，再以導電材料(例如銅)填滿通孔。為了增加傳輸速度及制造高密度元件，具有多個集成電路裝置(各具有TSV)的半導體晶片的厚度必須予以減少。

公開號為US?7,683,459的美國專利文獻揭示一種混合式接合方法，用于具有TSV的晶片堆疊，其中圖案化的粘著層粘合堆疊中的相鄰兩片晶片，而焊料則用以電氣連接上晶片的TSV底端至下晶片的TSV頂端的焊墊。然而，在下晶片的TSV頂端形成焊墊(bump?pad)需要種晶工藝、電鍍工藝、光刻工藝以及蝕刻工藝，因此焊墊的制造相當復雜且昂貴。

發明內容

本發明的目的在于提供一種堆疊晶片的集成電路裝置及其制備方法，其在形成穿硅導電插塞之前接合(bonding)晶片，不需在接合晶片之間形成焊墊(bump?pad)或使用焊料。如此，焊墊的制造相當復雜且昂貴問題得以解決。

本發明的集成電路裝置的一實施例，包含一下晶片，具有一第一介電區塊及一第一導電區塊，該第一導電區塊設置于該第一介電區塊之上；至少一堆疊晶片，具有一第二介電區塊及一第二導電區塊，該第二導電區塊設置于該第二介電區塊之上，其中該堆疊晶片以一中間粘著層予以接合該下晶片之上，且在該下晶片及該堆疊晶片之間沒有焊墊；以及至少一導電插塞，實質上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該導電插塞設置于該第一導電區塊及該第二導電區塊之內。

本發明的集成電路裝置的制備方法的一實施例，包含下列步驟：形成一下晶片，具有一第一凹部、設置于該第一凹部之內的一第一介電區塊及設置于該第一介電區塊之上的一第一導電區塊；形成至少一堆疊晶片，具有一第二凹部、設置于該第一凹部之內的一第二介電區塊及設置于該第二介電區塊之上的一第二導電區塊；使用一中間粘著層接合該至少一堆疊晶片至該下晶片上，其中在該下晶片及該堆疊晶片之間沒有形成焊墊；進行一蝕刻工藝以形成一通孔，實質上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該通孔設置于該第一導電區塊及該第二導電區塊之內；以及使用導電材料填入該通孔以形成一導電插塞。

本發明的有益效果在于，相較于公開號為US?7,683,459的美國專利文獻所揭示的技術在每個晶片上形成焊墊，本發明的實施例揭示的集成電路裝置及其制備方法是先接合堆疊晶片及下晶片，再形成貫穿該堆疊晶片且深入該下晶片的導電插塞。如此本發明的實施例揭示的集成電路裝置的制備方法無需在下晶片及堆疊晶片之間形成焊墊，解決了公知技術的焊墊制造相當復雜且昂貴的技術問題。

此外，本發明的實施例在形成該通孔之前形成該第一導電區塊及該第二導電區塊(作為該穿硅導電插塞的阻障層及種晶層)。換言之，該阻障層及種晶片形成于具有較小深寬比的凹部中，而不是形成于具有較高深寬比的通孔中，因此在高深寬比的通孔中形成阻障層及種晶片的問題得以解決。

上文已相當廣泛地概述本發明的技術特征，以使下文的本發明詳細描述得以獲得較佳了解。構成本發明的權利要求標的的其它技術特征將描述于下文。本發明所屬技術領域技術人員應了解，可相當容易地利用下文揭示的概念與特定實施例可作為修改或設計其它結構或工藝而實現與本發明相同的目的。本發明所屬技術領域技術人員亦應了解，這類等同建構無法脫離權利要求所界定的本發明的精神和范圍。

附圖說明

圖1及圖2為剖視圖，例示本發明一實施例的硅晶片；

圖3為剖視圖，例示本發明一實施例的硅晶片；

圖4為剖視圖，例示本發明一實施例的下晶片；