[發明專利]使用柔性互連結構的多層印制電路板及其制作方法

無效

• 申請號: 201110080400.4
• 申請日: 2011-03-31
• 公開（公告）號: CN102256435A
• 公開（公告）日: 2011-11-23
• 發明（設計）人: 金井亮;菊池俊一;中村直樹;杉野成;畑中清之;武富信雄
• 申請（專利權）人: 富士通株式會社
• 主分類號: H05K1/00
• 分類號: H05K1/00;H05K1/18;H05K3/46;H01L23/48;H01L23/498;H01L23/31
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;宋教花

技術領域

本文所公開的發明涉及多層印制電路板以及多層印制電路板的制作方法。

背景技術

已經存在使電子設備小型化的趨勢。為了實現這樣的小型化，已經要求電子設備的構成元件占用更小的空間。專利文獻1公開了一種包括嵌入式半導體模塊的結構。該結構直接通過引腳電極為半導體芯片提供電連接。專利文獻2公開了一種通過半導體封裝將上電路基板和下電路基板彼此連接的結構。

半導體芯片也需要具有以更短的間隔排列的更小的電極，以應對進一步的小型化以及輸入信號和輸出信號數目的增加。因為此，設置在安裝板上的電極也需要更小，并以更短的間距進行排列。這導致安裝板上的布線密度增加，這樣增加了制造難度，由此降低了生產率。在上面所述的相關技術的情況下，由于結構原因，在安裝板上可實現的布線密度存在限制。

由此，令人期望克服該問題。可能需要多層印制電路板，該多層印制電路板中，可以在對端子位置沒有結構上施加的限制的情況下擴展用于半導體封裝的互連區域。還可能需要這樣的多層印制電路板的制作方法。

[專利文獻1]日本特開專利公報No.2005-39227

[專利文獻2]日本特開專利公報No.2004-363566

發明內容

根據本發明的一個方面，提供一種多層印制電路板，該多層印制電路板包括內部互連層以及半導體封裝，該半導體封裝包括末端是自由端的柔性互連結構，其中，所述柔性互連結構與所述內部互連層彼此電連接。

根據另一個方面，提供一種多層印制電路板的制作方法，該多層印制電路板包括內部互連層，所述方法包括以下步驟：將半導體封裝置于形成有導電焊盤的基板上，使得所述半導體封裝與所述導電焊盤對準，所述半導體封裝包括末端是自由端的柔性互連結構；在所述半導體封裝周圍設置絕緣層；以及在所述柔性互連結構和形成在所述絕緣層上的所述內部互連層之間提供電連接。

附圖說明

圖1是根據第一實施方式的半導體封裝的截面圖；

圖2是根據第二實施方式的半導體封裝的截面圖；

圖3是根據第三實施方式的半導體封裝的截面圖；

圖4是根據第四實施方式的半導體封裝的截面圖；

圖5是示出了根據第五實施方式的印制電路板制作方法中工藝步驟的圖；

圖6是示出了根據第五實施方式的印制電路板制作方法中工藝步驟的圖；

圖7是示出了根據第五實施方式的印制電路板制作方法中工藝步驟的圖；

圖8是在根據第五實施方式的印制電路板制作方法中通過將柔性互連結構置于絕緣層上所獲得的結構的頂視立體圖；

圖9是示出了根據第六實施方式的印制電路板制作方法中工藝步驟的圖；

圖10是示出了根據第六實施方式的印制電路板制作方法中工藝步驟的圖；

圖11是示出了根據第六實施方式的印制電路板制作方法中工藝步驟的圖；以及

圖12是示出了根據第六實施方式的印制電路板制作方法中工藝步驟的圖。

具體實施方式

下面將參照附圖描述實施方式。

圖1是根據第一實施方式的半導體裝置(即，半導體封裝)1的截面圖。如圖1中所示，半導體封裝1包括半導體芯片11、互連結構12、端子13以及柔性互連結構14。在本實施方式中，剛性互連結構12和柔性互連結構14一起構成如后面將要描述的剛性-柔性基板。在本實施方式中，半導體芯片11連接到剛性互連結構12的上表面。半導體芯片11可以是單獨設置的半導體芯片，或者可以是用密封材料密封有一個或更多個半導體芯片的結構。封裝結構可以是例如BGA(ball?grid?array，球柵陣列)結構或CSP(chip?size?package，芯片尺寸封裝)結構。剛性互連結構12的絕緣層和導電層中的至少一個層與柔性互連結構14的絕緣層和導電層交替地排列，由此構成剛性-柔性基板。下面將描述各結構。