[發明專利]數字電路實現的時鐘和數據恢復系統

有效

• 申請號: 201110079779.7
• 申請日: 2011-03-30
• 公開（公告）號: CN102281043A
• 公開（公告）日: 2011-12-14
• 發明（設計）人: 陳健;鄭有為;何慈康
• 申請（專利權）人: 無錫晨星網聯科技有限公司;江蘇華麗網絡工程有限公司;無錫網芯科技有限公司
• 主分類號: H03H17/02
• 分類號: H03H17/02
• 代理公司: 無錫華源專利事務所 32228
• 代理人: 聶漢欽

技術領域

本發明涉及數據通訊接收器中的時鐘和數據恢復電路，具體涉及具有數字環路濾波特性的時鐘和數據恢復電路，其具有鎖相環（PLL)置于時鐘和數據恢復電路（CDR）環路之外的特點，因此非常適用于多通道的數據通訊系統。

背景技術

時鐘和數據恢復電路（clock?data?recovery，以下簡稱CDR）廣泛應用于數據通信系統。當一個數據通信接收器接收到一個數據流，該數據流實際上是從鏈接器發出的模擬信號波形，這個摸擬信號攜帶著數據和時鐘信息，從該模擬信號中提取數據和時鐘被稱為時鐘和數據恢復。從鏈接器件傳送過來的模擬波形的相位通常是未知的，從鏈接器件傳送出的頻率和當地產生的數據時鐘頻率之間通常有頻率誤差，頻率偏移量通常是在百萬分之幾百（ppm）。接收器必須精確追蹤相位和頻率兩個信息，以便可靠地檢測到模擬波形所代表的數據。

傳統CDR功能的實現主要依賴于模擬電路。一個典型的實施是如圖1所示的雙循環的CDR電路。如圖1所示，該CDR電路由共享模擬環路濾波器和電壓控制振蕩器（VCO）的頻率跟蹤環路和相位跟蹤環路組成。一個鎖相環電路用以從參考時鐘（refck）產生時鐘信號（pllck），這個時鐘信號的頻率和鏈接器發出的信號所攜帶的時鐘信號頻率可有百萬分之幾百（ppm）的誤差。這個鎖相環把VCO的輸出頻率帶入相位跟蹤環路可以鎖定到的輸入信號波形的頻率范圍。

上述模擬CDR功能的執行有兩個主要缺點：一是模擬環路濾波器需要占用相當大的芯片面積，二是電壓控制振蕩器（VCO）需要消耗大量電能。為了克服這些問題，提出了數字化的CDR實施。

圖2顯示了一個現有的一階數字CDR回路的實現。一個簡單的數字積分器取代了模擬環路濾波器，時鐘相位內插電路（CPI）和延遲鎖定回路取代了電壓控制振蕩器（VCO）。該CDR電路克服了模擬CDR電路的缺點，此外由于其一階環路特征，所以也沒有穩定性問題存在。

上述數字CDR功能執行的主要缺點是其統一的頻率和相位跟蹤能力。如果為了精確的頻率跟蹤而選用一個寬字節積分器（字節寬M），積分器由于電路速度的需要運行在一個較低的頻率，因此增加了回路的時延，從而導致高頻相位跟蹤能力的降低，也就是降低了高頻抖動容限；如果為了短回路時延而選用一個窄字節積分器（字節寬M），則頻率跟蹤較粗糙，這時恢復的時鐘頻率會展現出較大的圍繞目標頻率的徘徊。

發明內容

針對上述問題，申請人進行了改進研究，為高速數字通信系統提供了一種簡潔可靠的數字電路實現的時鐘和數據恢復系統，既保留一階數字CDR電路的優點，又同時優化頻率和相位跟蹤的能力。

本發明的技術方案如下：

一種數字電路實現的時鐘和數據恢復系統，包括以下功能模塊：

一個鑒相器，用于采樣數據和數據變化；

一個數字環路濾波器，跟隨于所述鑒相器之后，其由一個高精度的頻率跟蹤路徑和兩個低延遲相位跟蹤路徑組成，具有一階數字濾波器的特性；

兩個時鐘相位內插電路，跟隨于所述數字環路濾波器之后，分別用于產生數據采樣時鐘和數據變化采樣時鐘，所述數據采樣時鐘信號和數據變化采樣時鐘信號反饋至所述鑒相器；

一個鎖相環電路，處于上述反饋回路之外，其連接所述兩個時鐘相位內插電路，用于為兩個時鐘相位內插電路提供8個同頻率且逐個相差為45°的參考時鐘族。

其進一步的技術方案為：所述數字環路濾波器包括以下功能模塊：

一個抽取濾波器，用于減低頻率跟蹤路徑的數據率；?

一個高精度模-K的積分器，跟隨于所述抽取濾波器之后，用于跟蹤和存儲頻率信息；

一個增益級，跟隨于所述高精度模-K的積分器之后，用于降低積分器輸出的精度；

兩個低延時模-M的加法器，具有獨立的低延遲相位跟蹤路徑，并跟隨于所述增益級之后，用于將當前的相位信息和存儲的頻率信息合成，輸出時鐘相位信息。

以及，其進一步的技術方案為：所述增益級的增益g<1，用截斷1/2ⁱ（i?=?1，2，3，...）實現。所述兩個低延時模-M的加法器中的一個具有內置的180°相移功能。

本發明的有益技術效果是：

本發明采用分立的頻率跟蹤和相位跟蹤以增強一階數字CDR環路的性能。一階回路保證了回路穩定，而分立的頻率跟蹤和相位跟蹤使得恢復的時鐘相位徘徊最小化，使高精度頻率跟蹤和低延時相位跟蹤成為可能。高精度頻率跟蹤可以運行在較低的頻率以上以克服電路速度的限制。由于鎖相環（PLL）時鐘產生器置于CDR環路以外，尤其適用于多通道數據通訊系統使用。