[發(fā)明專利]一種基于VHDL的CPU

無效

• 申請?zhí)枺?/td>: 201110073000.0
• 申請日: 2011-03-24
• 公開（公告）號: CN102194350A
• 公開（公告）日: 2011-09-21
• 發(fā)明（設(shè)計(jì)）人: 賴曉晨;申珅;丁寧;董沈鑫;原旭
• 申請（專利權(quán)）人: 大連理工大學(xué)
• 主分類號: G09B19/00
• 分類號: G09B19/00
• 代理公司: 大連理工大學(xué)專利中心 21200
• 代理人: 梅洪玉

技術(shù)領(lǐng)域

本發(fā)明屬于計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)領(lǐng)域，涉及一種基于VHDL的CPU。

背景技術(shù)

在計(jì)算機(jī)相關(guān)專業(yè)教學(xué)中，計(jì)算機(jī)組成原理課程是重要的一環(huán)，這門課程的重要組成部分是CPU的結(jié)構(gòu)與工作原理介紹。由于目前市場上主流CPU的晶體管規(guī)模極其龐大，結(jié)構(gòu)極其復(fù)雜，不宜當(dāng)作實(shí)例用于計(jì)算機(jī)組成原理課程當(dāng)中，因此，當(dāng)前教學(xué)只能從原理上對CPU進(jìn)行分析，缺乏實(shí)際動手實(shí)驗(yàn)的條件與可能，造成學(xué)生理解困難，對知識掌握不夠牢固的缺陷。在這種條件下，如果能夠自行設(shè)計(jì)一個(gè)規(guī)模較小、結(jié)構(gòu)清晰、功能可配置的CPU，則具有應(yīng)用到課堂實(shí)例教學(xué)中的可能性。以該CPU為例講解CPU的工作原理，一方面可以加深學(xué)生對CPU體系結(jié)構(gòu)與工作原理的理解，另一方面可以深入了解設(shè)計(jì)CPU使用的cm硬件描述語言VHDL，具有很重要的現(xiàn)實(shí)意義。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題是使用VHDL語言設(shè)計(jì)一種CPU，該CPU具有規(guī)模小、結(jié)構(gòu)簡潔容易等特點(diǎn)，適用于教學(xué)場合。

本發(fā)明的技術(shù)方案：

基于VHDL的CPU，包含CPU核和CPU調(diào)試模塊兩個(gè)部分，前者經(jīng)過配置、綜合與部署，可以生成CPU單元實(shí)體，實(shí)現(xiàn)了CPU的功能；后者經(jīng)綜合和部署可以生成CPU調(diào)試單元實(shí)體，實(shí)現(xiàn)對CPU核進(jìn)行調(diào)試和狀態(tài)輸出。在開發(fā)環(huán)境中，對這兩個(gè)部分進(jìn)行配置、編譯，然后即可在PC機(jī)上仿真運(yùn)行，或部署到FPGA平臺上實(shí)際運(yùn)行。

CPU核由數(shù)據(jù)處理模塊、指令控制模塊與模擬內(nèi)存三部分組成。CPU核通過一個(gè)標(biāo)準(zhǔn)的VHDL源碼文件進(jìn)行配置，配置文件中包含總線位寬、指令長度、寄存器長度與寄存器組大小等CPU配置選項(xiàng)。數(shù)據(jù)處理模塊包含一個(gè)支持11項(xiàng)基本操作的算術(shù)邏輯單元、8個(gè)通用寄存器組成的寄存器組以及狀態(tài)寄存器，寄存器的長度可以配置。指令控制模塊支持46條指令，默認(rèn)指令長度為16位，使用霍夫曼編碼方式配置和擴(kuò)展操作碼。指令控制模塊使用硬布線設(shè)計(jì)方式，合計(jì)能夠產(chǎn)生30個(gè)控制信號，控制受控門開關(guān)，以實(shí)現(xiàn)指令控制流程。指令控制模塊的時(shí)鐘信號基于系統(tǒng)時(shí)鐘，使用一個(gè)4分頻4相位分頻器產(chǎn)生系統(tǒng)節(jié)拍，使用一個(gè)2分頻2相位分頻器產(chǎn)生系統(tǒng)周期計(jì)數(shù)信號。模擬內(nèi)存為一個(gè)與系統(tǒng)總線位寬相同、長度為1K的存儲器數(shù)組，可以在一個(gè)系統(tǒng)周期內(nèi)完成數(shù)據(jù)的讀寫操作。存儲器內(nèi)容可以自由編輯，用戶代碼可以轉(zhuǎn)換為二進(jìn)制形式存儲于指定的代碼區(qū)內(nèi)，在系統(tǒng)啟動時(shí)自動執(zhí)行。CPU核中的各部分通過CPU內(nèi)部總線相連，并可將各種內(nèi)部信號傳輸至CPU調(diào)試模塊。

CPU調(diào)試模塊由調(diào)試信號控制器和CPU內(nèi)部信號接口兩部分組成，負(fù)責(zé)對CPU單元進(jìn)行調(diào)試。調(diào)試信號控制器包括調(diào)試信號輸入寄存器和調(diào)試信號譯碼器兩個(gè)部分，前者負(fù)責(zé)接收用戶發(fā)送的調(diào)試信號，通過后者譯碼后輸出至CPU核的各個(gè)受控門開關(guān)，可直接控制CPU核的運(yùn)行，包括控制CPU啟動、中斷、中止、計(jì)算等工作狀態(tài)，以利于調(diào)試。CPU內(nèi)部信號接口包含一個(gè)可配置大小的內(nèi)部信號鎖存器和一個(gè)內(nèi)部信號觀察窗口，前者的位數(shù)根據(jù)CPU的總線位寬及需要進(jìn)行調(diào)試的CPU核的內(nèi)部寄存器位數(shù)之和來確定。CPU內(nèi)部信號可在一個(gè)周期內(nèi)同步寫入內(nèi)部信號鎖存器，并鎖存一個(gè)周期，鎖存的信號按照調(diào)試配置信息分組輸出至內(nèi)部信號觀察窗口以供觀察，通過CPU內(nèi)部信號接口可以查看系統(tǒng)總線信號、寄存器信號、控制信號和狀態(tài)信號。

基于VHDL的CPU的配置與部署方式如下：

采用Xilinx?ISE?9.1及以上版本開發(fā)環(huán)境，以及Xilinx?Spartan?3E?starter-board或更高門級的FPGA硬件平臺，通過ISE打開并編輯該CPU的工程文件，使用配套的綜合、編譯、仿真、燒寫程序?qū)ε渲煤玫腃PU進(jìn)行驗(yàn)證并燒寫至Spartan?3E硬件平臺，即可將Spartan?3E平臺的FPGA芯片燒寫為一塊CPU芯片，然后可以用其控制該平臺上的其他硬件模塊。

本發(fā)明的有益效果在于采用VHDL語言設(shè)計(jì)了一款小規(guī)模、結(jié)構(gòu)清晰的CPU，其中的CPU核部分可以按需求進(jìn)行配置，可以完成通常CPU的所有功能。CPU調(diào)試模塊部分可對CPU核進(jìn)行調(diào)試與控制，非常適用于教學(xué)目的，可作為例子幫助學(xué)生理解CPU的結(jié)構(gòu)與工作原理。

附圖說明

圖1是本發(fā)明的CPU結(jié)構(gòu)圖。

圖2是本發(fā)明的CPU核結(jié)構(gòu)圖。

圖3是本發(fā)明的CPU調(diào)試模塊結(jié)構(gòu)圖。

具體實(shí)施方式

以下結(jié)合發(fā)明內(nèi)容和說明書附圖詳細(xì)說明本發(fā)明的具體實(shí)施方式。

(1)CPU總體結(jié)構(gòu)

CPU采用VHDL語言編寫，結(jié)構(gòu)如圖1所示，包含CPU核和CPU調(diào)試模塊兩個(gè)部分。