[發明專利]ESD器件的制作方法

有效

• 申請號: 201110057674.1
• 申請日: 2011-03-10
• 公開（公告）號: CN102169832A
• 公開（公告）日: 2011-08-31
• 發明（設計）人: 吳亞貞;克里絲;樓穎穎
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/329
• 分類號: H01L21/329;H01L21/31
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及ESD器件的制作方法。

背景技術

隨著集成電路制造工藝水平進入集成電路線寬的深亞微米時代，集成電路中的MOS元件都采用LDD結構(Lightly?Doped?Drain)，并且硅化物工藝已經廣泛應用于MOS元件的擴散層上，同時為了降低柵極多晶的串聯擴散電阻，采用了多晶化合物的制造工藝。此外隨著集成電路元件的縮小，MOS元件的柵極氧化層厚度越來越薄，這些制造工藝的改進可大幅度提高集成電路內部的運算速度，并可提高電路的集成度。隨著所述工藝的改進，深亞微米集成電路更容易受到靜電沖擊而失效，使得產品的可靠性下降。

為了解決上述問題，現有技術提供一種ESD器件的制作方法，制作ESD器件以保護集成電路，防止集成電路受到靜電沖擊而失效。請參考圖1～圖4所示的現有的ESD器件的制作方法。首先，請參考圖1，提供半導體襯底100，所述半導體襯底100上形成有氮化硅層101，所述氮化硅層101內形成有開口，所述開口露出下方的半導體襯底100。

然后，請參考圖2，沿所述開口刻蝕所述半導體襯底100，在所述半導體襯底100內形成溝槽。

接著，繼續參考圖2，進行氧化工藝，在所述溝槽內形成襯墊氧化層102，所述襯墊氧化層102覆蓋所述溝槽的側壁和底部。所述襯墊氧化層102用于將后續形成的PN結二極管電學絕緣。

接著，請參考圖3，在所述溝槽和開口內填充多晶硅層103，所述多晶硅層103與所述硬掩膜層101齊平。

最后，去除位于所述半導體襯底100上的硬掩膜層101和位于所述溝槽上方的襯墊氧化層102。之后利用所述多晶硅層103制作PN結二級管，所述PN結二極管作為ESD器件。

在申請公布號為CN101800246A的中國發明專利申請中可以發現更多關于現有的靜電放電保護的信息。

在實際中，發現現有方法制作的ESD器件的功耗較大。

發明內容

本發明解決的問題是提供了一種ESD器件的制作方法，所述方法在不增加半導體襯底的熱預算的情況下制作的襯墊層的厚度均勻，減小了制作的ESD器件的漏電流，從而減小了ESD器件的功耗。

為解決上述問題，本發明提供一種ESD器件的制作方法，包括：

提供半導體襯底，所述半導體襯底內形成有溝槽；

進行沉積工藝，在所述溝槽內形成襯墊層，所述襯墊層至少覆蓋所述溝槽的側壁和底部；

在所述溝槽內填充多晶硅層；

利用所述多晶硅層制作PN結二極管。

可選地，所述沉積工藝為低壓化學氣相沉積工藝、等離子體增強化學氣相沉積工藝。

可選地，所述沉積工藝的溫度范圍為300～500攝氏度，時間范圍為30～60秒。

可選地，所述襯墊層的厚度范圍為1000～2200埃。

可選地，所述襯墊層的材質為氧化硅或氮氧化硅。

可選地，所述溝槽的制作方法包括：

在所述半導體襯底上形成硬掩膜層，所述硬掩膜層內形成有開口，所述開口露出下方的半導體襯底；

沿所述開口刻蝕所述半導體襯底，形成所述溝槽。

可選地，所述硬掩膜層包括：位于所述半導體襯底上的緩沖層和位于所述緩沖層上的氮化硅層。

可選地，所述緩沖層的材質為氧化硅或氮氧化硅。

可選地，所述緩沖層的厚度范圍為30～300埃。

可選地，所述硬掩膜層的去除方法為濕法刻蝕工藝，所述緩沖層利用含有氫氟酸的溶液去除，所述氮化硅層利用含有熱磷酸的溶液去除。

與現有技術相比，本發明具有以下優點：

本發明利用沉積工藝形成在所述溝槽內形成襯墊層，改善了所述襯墊層的均勻性，防止所述溝槽的側壁和底部交界處由于襯墊層的厚度較小引起的漏電流問題，從而減小了ESD器件的功耗，與現有技術利用氧化工藝形成襯墊層相比，本發明沒有增加半導體襯底的熱預算。

附圖說明

圖1～圖4是現有技術的ESD器件的制作方法剖面結構示意圖；

圖5是本發明的ESD器件的制作方法流程示意圖；

圖6～圖11是本發明一個實施例的ESD器件制作方法剖面結構示意圖。

具體實施方式