[發明專利]SRAM型存儲器單元

有效

• 申請號: 201110054823.9
• 申請日: 2011-03-07
• 公開（公告）號: CN102194516A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: C·馬聚爾;R·費朗;B-Y·阮
• 申請（專利權）人: S.O.I.TEC絕緣體上硅技術公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;靳強

技術領域

本發明涉及一種在絕緣襯底上的半導體上形成的包括六個晶體管的SRAM型存儲器單元。

背景技術

SRAM(“Static?Random?Access?Memory”，靜態隨機存取存儲器)型存儲器單元是靜態隨機存取存儲器，即不需要周期性刷新的存儲器。

這種存儲器單元是由一組晶體管構成的。

該領域通常關心的是如何減小單元的尺寸以及如何減小泄漏電流。

當在體(bulk)襯底上制造SRAM單元時，尺寸減小導致較大的變化性，這意味著晶體管的尺寸不能過多地降低，而且讀取和寫入元件必須分開，以便找到工作點。

這可能必須要增加晶體管的數量(因此增加6到8個、甚至是10個晶體管)，在表面積方面造成附帶的損失。

此外，在“體”型襯底上，晶體管根據其在單元內的功能(傳輸，充電，導電)而具有不同的尺寸。

作者已提出使用包括背控制柵極(back?control?gate)的FD-SOI型晶體管(“Fully-Depleted?SOI，全耗盡SOI”的縮寫，其描述了在絕緣襯底上的硅上制造的全耗盡結構)。

在這方面可參考Yamaoka等人的文章(“SRAM?Circuit?With?Expanded?Operating?Margin?and?Reduced?Stand-By?Leakage?Current?Using?Tin-BOX?FD-SOI?Transistors”，IEEE?Journal?of?Solid-State?Circuits，Vol.41，No?11，Nov.2006)以及Tsuchiya等人的文章(“Silicon?on?Thin?BOX：A?New?Paradigm?of?the?CMOSFET?for?Low-Power?and?High-Performance?Application?Featuring?Wide-Range?Back-Bias?Control”，IEEE?2004)。

常規的SRAM單元典型包括六個晶體管，即：

-兩個存取或傳輸晶體管：這些通常是N溝道場效應晶體管(NFET)，

-兩個充電晶體管和兩個導電晶體管，它們成對連接以便形成兩個反向耦合反相器：充電晶體管理論上是P溝道FET晶體管(PFET)，導電晶體管是NFET晶體管。

在上述文獻中，使用在絕緣體下方形成的背控制柵極來更精確地控制晶體管的工作狀況。

背控制柵極是在每個晶體管下方形成的摻雜區域，每組晶體管和下面的柵極對應于通過所謂的“STI”(“shallow?trench?isolation，淺溝槽隔離”)與其他的組絕緣的N⁺或P⁺型島。

因此，在SRAM單元中，PFET晶體管屬于同一個島，而NFET晶體管則在通過P區分隔的島中成對地分組(分別為存取晶體管和導電晶體管)。

在實際當中，這兩個N區在外周處連接在一起，并且連接到其他列的相同類型的其他區域。P區也是同樣如此。

對于N溝道晶體管而言，形成背控制柵極的區域是P⁺型的，并且通過N導電層與P型基底襯底隔開。

對于P溝道晶體管而言，形成背控制柵極的區域是N⁺型的。

Yamaoka等人所著的文章公開了兩個P型充電晶體管共同的背控制柵極以及N型存取晶體管和導電晶體管共同的背控制柵極。

在Tsuchiya等人所著的文章中，存取晶體管具有接地的背控制柵極，由充電晶體管和導電晶體管所構成的每一對具有共同的背控制柵極。

但是，在這些器件中，背控制柵極簡單地包括被隔離溝槽所限制的阱。

此外，阱成列工作這一選擇不利于簡化操作模式。

例如，Yamaoka等人所著的文章描述的是具有相同的背控制柵極的N存取晶體管和N導電晶體管，因此無論工作模式如何，它們的比例保持恒定，從而限制了各個功能模式的改進余地。

因此研究的重點是克服現有器件的缺陷并且進一步減小SRAM型存儲器單元的尺寸，以便大致符合摩爾定律，同時提高這種單元的性能水平。

發明內容

根據本發明，提出了一種SRAM型存儲器單元，包括：

-絕緣襯底上的半導體，包括通過絕緣層與基底襯底隔開的半導體材料薄膜；