[發明專利]半導體結構的制作方法

有效

• 申請號: 201110053783.6
• 申請日: 2011-03-07
• 公開（公告）號: CN102683264A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 奚民偉;朱虹
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/00;H01L21/306
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體結構的制作方法。

背景技術

隨著半導體芯片的特征尺寸逐漸縮小，為了在有效的芯片面積內增加更多的功能，3D封裝應運而生。所述3D封裝采用焊球凸點將PCB基板與半導體襯底焊接，從而無需鍵合引線，使得封裝后的芯片的體積更小，可以支持更高的數據傳輸速率。現有的3D封裝技術需要首先提供符合工藝需要的半導體結構，然后將所述半導體結構進行塑料封裝或陶瓷封裝。

請結合圖1～圖4所示現有的半導體結構的制作方法的剖面結構示意圖。首先，如圖1所示，提供半導體襯底10。所述半導體襯底10一側的表面形成有半導體后段互連層11，所述半導體后段互連層11內形成有焊墊12(PAD)。所述半導體襯底10內還形成有半導體器件，所述半導體器件與所述焊墊12電連接。

然后，繼續參考圖1，將所述半導體襯底10的半導體后段互連層11與基板13鍵合，使得所述半導體襯底10和基板13形成一體的初始半導體結構，之后，對所述半導體襯底10的遠離所述基板13的一側進行減薄工藝，使得減薄后的半導體襯底10的厚度滿足工藝要求。

然后，請參考圖2，從所述半導體襯底10的遠離所述基板13的一側進行等離子體刻蝕工藝，在所述半導體襯底10的遠離所述基板13的一側形成溝槽，所述溝槽露出所述焊墊12。

接著，請參考圖3，在所述溝槽的側壁和半導體襯底10表面形成介質層16，然后在所述溝槽內形成互連層14，所述互連層14將所述溝槽填滿，且所述互連層14覆蓋所述介質層16的表面。

接著，請參考圖4，在所述互連層14上形成金屬凸塊(bump)15，所述金屬凸塊15與所述互連層14電連接。

通常，在所述金屬凸塊15形成后，需要對所述進行封裝工藝。根據產品設計，所述封裝工藝可以是塑料封裝或陶瓷封裝。在公開號為CN101404279A的中國專利申請中還可以發現更多關于現有的3D封裝的信息。

然而，現有技術形成的半導體結構的可靠性不高，這使得3D封裝的可靠性不高。

發明內容

本發明實施例解決的問題是提供了一種半導體結構的制作方法，所述方法制作的互連層的均勻度好，且減小了對焊墊的損傷，提高了形成的半導體結構的可靠性，提高了3D封裝的可靠性，同時，簡化了的工藝步驟，提高了生產效率，節約了生產成本。

為解決上述問題，本發明實施例提供一種半導體結構的方法，包括：

提供鍵合為一體的半導體襯底和基板，所述半導體襯底和基板之間形成有后段互連層，所述后段互連層內形成有焊墊；

在所述半導體襯底或所述半導體襯底與所述后段互連層內形成環形通孔，所述環形通孔露出部分焊墊；

在所述環形通孔內形成介質層，所述介質層至少填充滿所述環形通孔；

以所述介質層為掩膜，進行濕法刻蝕工藝，去除所述環形通孔包圍的半導體襯底，形成露出所述焊墊的溝槽；

在所述溝槽內形成互連層，所述互連層與所述焊墊電連接；

在所述互連層上方形成導電凸塊，所述導電凸塊與所述互連層電連接。

可選地，所述濕法刻蝕工藝對所述半導體襯底和介質層的刻蝕選擇比大于100∶1，所述濕法刻蝕工藝利用酸性刻蝕溶液進行。

可選地，所述酸性刻蝕溶液為含有氫氟酸和硝酸的混合溶液。

可選地，所述介質層的材質為電學絕緣材質，所述電學絕緣材質為氧化硅或摻雜的氧化硅。

可選地，所述介質層的厚度范圍為0.5微米～5微米。

可選地，所述環形通孔的寬度范圍為0.1～50微米。

可選地，在所述環形通孔形成前，還包括：

對所述半導體襯底遠離所述基板的一側的表面進行減薄的工藝，減薄后的半導體襯底的厚度范圍為2～300微米。

可選地，所述焊墊位于所述后段互連層的靠近所述半導體襯底的表面，所述環形通孔為通過對所述半導體襯底進行刻蝕形成。

可選地，所述焊墊位于所述后段互連層的靠近所述基板的表面，所述環形通孔為通過對所述半導體襯底和后段互連層進行刻蝕形成。

可選地，所述介質層還形成在所述半導體襯底的表面，形成所述互連層包括：

對位于所述溝槽一側的介質層進行刻蝕，在所述介質層內形成互連層開口，所述互連層開口與所述溝槽相連通；

在所述互連層開口和溝槽內填充金屬，在所述互連層開口和溝槽內形成互連層，所述互連層與所述位于溝槽另一側的介質層齊平。

與現有技術相比，本發明具有以下優點：