[發明專利]半導體裝置及其制造方法

無效

• 申請號: 201110021186.5
• 申請日: 2011-01-14
• 公開（公告）號: CN102347352A
• 公開（公告）日: 2012-02-08
• 發明（設計）人: 萬幸仁;柯志欣;吳政憲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/04;H01L29/78;H01L21/336;H01L21/20;H01L21/762
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張浴月;劉文意

技術領域

本發明涉及一種半導體裝置，尤其涉及一種在外延成長中使用倒梯形凹口(inverted?trapezoidalrecess)。

背景技術

可通過在一半導體基底上外延成長其他材料，例如三五(III-V)族材料，而提升半導體裝置的效能。外延材料與半導體基底之間晶格結構的差異會在外延層內形成應力。外延層內的應力可改進集成電路的速度及效能。舉例來說，為了進一步提升晶體管效能，因而使用具有應變的溝道區的半導體基底來制造晶體管。當n型溝道或p型溝道使用應變的溝道區時，可增加載子遷移率(carrier?mobility)而增加其效能。一般來說，希望能夠在n型溝道晶體管的溝道區中沿源極至漏極方向產生伸張應變，以增加電子遷移率，而在p型溝道晶體管的溝道區中沿源極至漏極方向產生壓縮應變，以增加空穴遷移率。

然而，在外延成長期間，由于不同材料的晶格結構差異，而在外延層與半導體材料之間界面形成差排。這些差排從界面延伸通過外延層。在一些情形中，差排可能延伸至外延層的表面。在上述情形中，差排延伸至或接近于表面，差排會嚴重影響形成于內的裝置的效能。

發明內容

為了克服現有技術中存在的缺陷，在本發明一實施例中，提供了一種半導體裝置，包括：一半導體基底，具有一溝槽及位于溝槽下方的一倒梯型凹口，倒梯型凹口的側壁具有(111)晶面取向，溝槽的深度與倒梯型凹口的側壁的長度比率等于或大于0.5；以及一三五族外延層，形成于溝槽及倒梯型凹口內。

本發明另一實施例中，提供了一種半導體裝置，包括：一半導體基底；多個第一溝槽，形成于半導體基底內并填入一第一材料；一第二溝槽，位于半導體基底內且形成于第一溝槽之間；一凹口，位于半導體基底內且位于第二溝槽下方，凹口的側壁具有(111)晶面取向，第二溝槽的深度大于或等于凹口側壁的長度的一半；以及一三五族外延層，形成于第二溝槽及凹口內。

本發明又一實施例中，提供了一種半導體裝置的制造方法，包括：提供一基底；實施一第一蝕刻，以在基底內形成具有一第一深度的一溝槽；實施一第二蝕刻，以在基底內形成一凹口，第二蝕刻露出基底的(111)晶面，順著基底的(111)晶面的側壁具有一第二距離，第一深度為第二距離的至少一半；以及在凹口內外延成長一三五族材料。

本發明實施例提供的半導體裝置中，較大的凹口側壁的長度具有較大的溝槽隔離區的厚度，以容許有足夠的深度使差排終止于隔離區而非外延材料的上表面。

附圖說明

圖1至圖4示出根據一實施例的具有倒梯型凹口的半導體裝置制造方法中各個階段的剖面示意圖。

圖5示出根據一實施例的凹口側壁的表面形貌示意圖。

圖6示出根據另一實施例的具有倒梯型凹口的半導體裝置。

【主要附圖標記說明】

102～基底；

104～溝槽隔離區；

206～溝槽；

310～倒梯型凹口；

408～外延材料/三五族材料；

410～穿越差排；

A～深度；

A’、B’～平面；

d_max～最大深度；

X、Y～距離；

Y1～長度。

具體實施方式

以下說明本發明實施例的制作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施于廣泛的各種特定背景。所公開的特定實施例僅僅用于說明以特定方法制作及使用本發明，并非用以局限本發明的范圍。

圖1示出根據一實施例的一基底102，其內具有溝槽隔離區104?；?02可包括：硅塊材(bulk?silicon)、摻雜或未摻雜的絕緣層上覆蓋半導體(semiconductor-on-insulator，SOI)型基底或SOI基底的有源(active)層。一般來說，SOI包括形成于一絕緣層上的一半導體材料層，例如硅。絕緣層可為埋入式氧化(buried?oxide，BOX)層或氧化硅層。絕緣層形成于一基底上，通常為硅基底或玻璃基底，然而也可使用其他基底，例如多層或漸變(gradient)式基底。