[發明專利]存取調度器

無效

• 申請號: 201110008985.9
• 申請日: 2011-01-17
• 公開（公告）號: CN102129412A
• 公開（公告）日: 2011-07-20
• 發明（設計）人: V·蘇科尼克;S·利夫內;B·維爾丁
• 申請（專利權）人: 厄塞勒拉特公司
• 主分類號: G06F13/18
• 分類號: G06F13/18
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 王岳;蔣駿

技術領域

本發明涉及用于對用于分組緩沖的諸如一個或多個動態隨機存取存儲器（DRAM）之類的一個或多個存儲器器件的存取進行調度的存取調度器。本發明也涉及包括這種存取調度器的存儲器控制器并且涉及包括該存儲器控制器的數據處理系統。

背景技術

因為動態隨機存取存儲器（DRAM）的低成本和低功率，所以往往使用動態隨機存取存儲器（DRAM）來實施分組緩沖器，例如排隊器件。然而，DRAM由于其長的等待時間以及其對隨機存取的約束而提出挑戰。DRAM被成排（bank）地組織并且DRAM的物理性質對排存取提出限制。例如，存取參數行循環時間tRC給出對DRAM排中的行的存取和對相同DRAM排中的另一行的連續存取之間的最小時間。另一個存取參數滾動時間幀tFAW限制時間窗口內的行激活命令的數量，在所述滾動時間幀tFAW中可以同時進行對相同DRAM器件的最大四行激活。行是排的一部分。在可以執行對行內的地址的讀或寫之前，必須激活該行。

DRAM的存儲器控制器接收針對DRAM的不同排的讀和寫請求。由于就每時間單位的存取而言DRAM帶寬往往是瓶頸，所以DRAM的存儲器控制器可以重新布置讀和寫請求的順序，使得最大化存儲器接口的利用。

一種優化是以固定的順序循環地存取這些排，因而確保對任一DRAM排的兩個連續存取之間的時間大于或等于行循環時間tRC。

另一種優化是重新布置讀請求和寫請求，使得多個讀請求后面是多個寫請求：例如把序列S1?=?(R1,?W2,?R3,?W4)重新布置成S2?=?(R1,?R3,?W2,?W4)，其中R代表讀，W代表寫并且數字指示其中存儲器控制器接收請求的順序。對于在對DRAM的讀和寫存取之間的轉向而言經常存在帶寬懲罰，因此S2比S1在更短的時間內完成。

Bains的已公開美國申請US?2004/0236921?A1揭示了一種改進高速緩存數據總線上的帶寬使得可以更高效地使用諸如DRAM之類的高速緩存存儲器的方法。在一個實施例中，重新排序讀或寫存取以高效地利用數據總線上的帶寬。

Van?Hook等人的美國專利US?6,564,304?B1揭示了一種用于對圖形處理系統中的存儲器進行存取的存儲器處理系統，其中存儲器控制器仲裁來自多個存儲器請求器的存儲器存取請求。讀被分組在一起并且寫被分組在一起以避免模式切換。

然而，例如，如果DRAM排中的地址在變成寫之前被讀，則諸如讀和寫存取之類的存取的重新排序可能造成邏輯錯誤。例如，在上面提及的序列S1?=?(R1,?W2,?R3,?W4)和S2?=?(R1,?R3,?W2,?W4)中，W2和R3可能存取相同的排地址。如果W2寫數據結構（例如鏈接表）的元素并且R3存取該數據結構的相同元素，則如果如以S2那樣重新排序W2和R3，將發生邏輯錯誤，原因在于這將使程序在地址被寫完之前讀該地址。即，重新排序將使解析該鏈接表的程序使用陳舊的指針，造成程序故障。

Laskshmanamurthy等人的已公開美國申請US?2007/0156946?A1揭示了一種利用排分類（sort）和調度的存儲器控制器。存儲器控制器包括FIFO緩沖器、仲裁器、排FIFO集和排調度器。來自FIFO緩沖器的輸出被饋送到把存儲器請求分類到適當的排FIFO中的仲裁器中。仲裁器可以使用循環仲裁方案來分類和優先化輸入請求流。排調度器接收來自排FIFO集的輸出并且循環地處理這些請求。在每個循環中，排調度器可以選擇對讀/寫效率進行優化的業務，例如排調度器可以對讀和/或寫進行分組以最小化讀寫周轉。

在US?2007/0156946?A1中，如上面所描述的邏輯錯誤的問題由“無序”機構解決，該“無序”機構確保從不違反支配對相同地址的讀和寫的業務排序規則，即地址在其被寫完之前不能被讀。

US?2007/0156946?A1的存儲器控制器的缺點/問題在于其未提供存儲器帶寬的加權公平共享。通過把讀和寫存儲器請求存儲在相同的排FIFO中，讀和寫之間的共享由請求到達過程確定而不由存儲器控制器調整。

進一步，US?2007/0156946?A1的存儲器控制器具有確保例如在寫請求之前不發出讀請求（如果這些請求是針對相同地址的話）的仲裁器。因而，盡管存在要在存儲器控制器的內部儲存器中讀的數據，還發出對DRAM的讀請求。這意味著DRAM未被最優地利用并且讀等待時間未被最小化。