[發明專利]半導體器件、固態成像裝置和相機系統

有效

• 申請號: 201080065062.0
• 申請日: 2010-12-28
• 公開（公告）號: CN102782840A
• 公開（公告）日: 2012-11-14
• 發明（設計）人: 助川俊一;福島范之
• 申請（專利權）人: 索尼公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L25/07;H01L25/18;H01L27/14;H01L27/146;H04N5/369
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 匡霖

技術領域

本發明涉及具有雙芯片堆疊結構的半導體器件、固態圖像傳感器和相機系統。

背景技術

在現有技術中，將成像器件裝配為模塊，其中在封裝（package）上分別安裝CMOS圖像傳感器（CIS）芯片和圖像處理芯片這兩種芯片。

替代地，芯片可以安裝為板上芯片（COB）。

最近，存在減小在蜂窩電話等上安裝成像器件的安裝面積和尺寸的需要，并且已經開發在一個芯片上集成兩個芯片的片上系統（SOC）（參見圖2（A））。

但是，用于在一個芯片上集成的組合CIS工藝和高速邏輯工藝的工藝引起工藝數量的增加和高成本，并且另外，這樣的工藝難以產生模擬特性和邏輯特性兩者，這可能致使成像器件特性的降級。

在這點上，提出在芯片級上組裝兩種芯片而同時降低尺寸并改進特性的方法（參見專利文獻1和專利文獻2）。

引用列表

專利文獻

專利文獻1：日本專利申請特開第2004-146816號

專利文獻2：日本專利申請特開第2008-85755號

發明內容

技術問題

但是，對于連接兩個芯片，布置間距（arrangement?pitch）由于芯片結構而很小并且可能降低成品率。

另外，電源的DC成分的供應和從下部芯片（lower?chip）到上部芯片（upper?chip）的參考信號易受1/f噪聲等的影響。因此，存在為了上部和下部芯片之間的通信而需要特殊電路從而導致成本的增加的缺點。

因此，期待提供能夠減小在芯片間連接處的噪聲影響而無需用于通信的特殊電路并且結果降低成本的半導體器件、固態圖像傳感器和相機系統。

技術方案

根據本發明的第一方面，提供了半導體器件，包括：第一芯片；和第二芯片，其中接合（bond）第一芯片和第二芯片以具有堆疊結構，該第一芯片具有在其上安裝的高壓晶體管電路，該第二芯片在其上安裝具有低于高壓晶體管電路的擊穿電壓的低壓晶體管電路，并且通過第一芯片中形成的通孔（via）連接第一芯片和第二芯片之間的布線（wiring）。

根據本發明的第二方面，提供了固態圖像傳感器，包括：像素單元，其中以矩陣布置進行光電轉換的多個像素；和從像素單元以多個像素為單位讀出像素信號的像素信號讀出電路，其中，該像素信號讀出電路包括：與像素的列布置相關地布置的多個比較器，其比較讀出信號電位和參考電壓，做出關于比較的決定并輸出決定信號；由來自比較器的輸出控制其操作的多個計數器，其計數每個相關聯的比較器的比較時間；第一芯片；和第二芯片，其中，接合第一芯片和第二芯片以具有堆疊結構，第一芯片在其上至少安裝像素單元和像素信號讀出電路的比較器，第二芯片在其上至少安裝像素信號讀出電路的計數器，并且通過第一芯片中形成的通孔連接第一芯片和第二芯片之間的布線。

根據本發明的第三方面，提供了相機系統，包括：固態圖像傳感器；和在圖像傳感器上形成對象圖像的光學系統，其中，該固態圖像傳感器包括：其中以矩陣布置進行光電轉換的多個像素的像素單元；和從該像素單元以多個像素為單元讀出像素信號的像素信號讀出電路，其中該像素信號讀出電路包括：與像素的列布置相關聯地布置的多個比較器，其比較讀出信號電位和參考電壓，做出關于比較的決定并輸出決定信號；由來自比較器的輸出控制其操作的多個計數器，其計數每個相關聯的比較器的比較時間；第一芯片；和第二芯片，其中，接合第一芯片和第二芯片以具有堆疊結構，第一芯片在其上至少安裝像素單元和像素信號讀出電路的比較器，第二芯片在其上至少安裝像素信號讀出電路的計數器，并且通過第一芯片中形成的通孔連接第一芯片和第二芯片之間的布線。

技術效果

根據本發明，可以減小在芯片間連接處的噪聲的影響，不需要用于通信的特殊電路并且結果可以減小成本。

附圖說明

圖1是圖示作為根據本發明的實施例的半導體器件的固態圖像傳感器的示例性配置的示圖。

圖2是將根據實施例的固態圖像傳感器與在其上安裝圖像處理器的典型SOC固態圖像傳感器比較的示圖。

圖3是圖示根據實施例的、具有堆疊結構的固態圖像傳感器的處理流程的示圖。

圖4是圖示根據實施例的固態圖像傳感器的第一示例性配置的框圖。

圖5是圖示根據實施例的第一芯片和第二芯片的布圖規劃（floorplan）的示例的示圖。

圖6是圖示根據實施例的第一芯片和第二芯片的布圖規劃中的電源布線的示例性布局（layout）的示圖。