[發(fā)明專利]通過(guò)檢測(cè)自然閾值電壓分布預(yù)告存儲(chǔ)器中的編程干擾

有效

• 申請(qǐng)?zhí)枺?/td>: 201080028244.0
• 申請(qǐng)日: 2010-06-08
• 公開(kāi)（公告）號(hào): CN102576568A
• 公開(kāi)（公告）日: 2012-07-11
• 發(fā)明（設(shè)計(jì)）人: 董穎達(dá);辛西亞·許
• 申請(qǐng)（專利權(quán)）人: 桑迪士克技術(shù)有限公司
• 主分類號(hào): G11C16/34
• 分類號(hào): G11C16/34;G11C11/56
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 王萍;陳煒

背景技術(shù)

本技術(shù)涉及非易失性存儲(chǔ)器。

半導(dǎo)體存儲(chǔ)器對(duì)于在各種電子設(shè)備中使用已變得越來(lái)越普及。例如，在蜂窩電話、數(shù)字?jǐn)z像器、個(gè)人數(shù)字助理、移動(dòng)運(yùn)算設(shè)備、非移動(dòng)運(yùn)算設(shè)備和其它設(shè)備中使用非易失性半導(dǎo)體存儲(chǔ)器。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃存在最普及的非易失性半導(dǎo)體存儲(chǔ)器之中。通過(guò)閃存、以及某類型的EEPROM，可以相比于傳統(tǒng)、全功能EEPROM而言，在一個(gè)步驟中擦除整個(gè)存儲(chǔ)器陣列、或一部分存儲(chǔ)器的內(nèi)容。

傳統(tǒng)EEPROM和閃存這二者利用處于半導(dǎo)體基板中通道區(qū)域上方和與半導(dǎo)體基板中通道區(qū)域隔離的浮柵。浮柵處于源極與漏極區(qū)域之間。在浮柵上、且與浮柵隔離地設(shè)置控制柵。通過(guò)浮柵上保留的電荷的量控制因而形成的晶體管的閾值電壓(V_TH)。也就是說(shuō)，通過(guò)浮柵上電荷的電平控制必須在接通晶體管以準(zhǔn)許它的源極與漏極之間導(dǎo)通之前向控制柵施加的最少量電壓。

一些EEPROM和閃存設(shè)備具有用來(lái)儲(chǔ)存兩個(gè)范圍的電荷的浮柵，因此，可以在兩個(gè)狀態(tài)(例如，擦除狀態(tài)與編程狀態(tài))之間編程/擦除存儲(chǔ)器元件。因?yàn)槊總€(gè)存儲(chǔ)器元件可以存儲(chǔ)數(shù)據(jù)的一位所以有時(shí)把閃存設(shè)備稱作二進(jìn)制閃存設(shè)備。

通過(guò)識(shí)別多個(gè)不同被允許的/有效編程閾值電壓范圍實(shí)施多狀態(tài)(也稱為多電平)閃存設(shè)備。每個(gè)不同閾值電壓范圍對(duì)應(yīng)于存儲(chǔ)器設(shè)備中編碼的數(shù)據(jù)位集合的預(yù)定值。例如，每個(gè)存儲(chǔ)器元件可以在把元件置于與四個(gè)不同閾值電壓范圍對(duì)應(yīng)的四個(gè)離散電荷帶中的一個(gè)時(shí)存儲(chǔ)數(shù)據(jù)的兩位。

通常，作為隨時(shí)間在量值上增加的一系列脈沖施加編程操作期間向控制柵施加的編程電壓V_PGM。可以把編程電壓施加到選定字線。在一個(gè)可行方式中，通過(guò)預(yù)定階躍大小(例如，0.2-0.4V)以每個(gè)連續(xù)脈沖增加脈沖的量值。可以把V_PGM施加到閃存元件的控制柵。在編程脈沖之間的時(shí)段，進(jìn)行驗(yàn)證操作。即，在連續(xù)編程脈沖之間讀取正并行編程的一組元件中每個(gè)元件的編程電平以確定它是否等于或大于元件正被編程到的驗(yàn)證電平。對(duì)于多狀態(tài)閃存元件的陣列，可以對(duì)于元件的每個(gè)狀態(tài)執(zhí)行驗(yàn)證步驟以確定元件是否達(dá)到了它的數(shù)據(jù)關(guān)聯(lián)驗(yàn)證電平。例如，能夠存儲(chǔ)四個(gè)狀態(tài)的數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件會(huì)需要執(zhí)行三個(gè)比較點(diǎn)的驗(yàn)證操作。

此外，當(dāng)編程EEPROM或閃存設(shè)備(如NAND串中的NAND閃存設(shè)備)時(shí)，通常把V_PGM施加到控制柵和把位線接地，以使得把來(lái)自單元或存儲(chǔ)器元件(例如，存儲(chǔ)元件)的通道的電子注入到浮柵中。當(dāng)電子在浮柵中累積時(shí)，浮柵變得帶負(fù)電荷且存儲(chǔ)器元件的閾值電壓升高而使得認(rèn)為存儲(chǔ)器元件在編程狀態(tài)中。

然而，仍然有問(wèn)題的一個(gè)議題是編程干擾。在其它、選定NAND串的編程期間的抑制、未選定NAND串處會(huì)出現(xiàn)編程干擾。當(dāng)未選定非易失性存儲(chǔ)元件的閾值電壓由于其它非易失性存儲(chǔ)元件的編程而移位時(shí)出現(xiàn)編程干擾。在先前編程的存儲(chǔ)元件以及尚未編程的被擦除存儲(chǔ)元件上會(huì)出現(xiàn)編程干擾。

附圖說(shuō)明

圖1a是NAND串的頂視圖。

圖1b是NAND串的等效電路圖。

圖2是NAND串的橫截面視圖。

圖3是描繪了三個(gè)NAND串的電路圖。

圖4是NAND閃存元件陣列的方框圖。

圖5是使用單個(gè)行/列解碼器和讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的方框圖。

圖6是描繪了感測(cè)塊一個(gè)實(shí)施例的方框圖。

圖7示例了存儲(chǔ)器陣列向用于全位線存儲(chǔ)器架構(gòu)或奇偶存儲(chǔ)器架構(gòu)的塊中構(gòu)筑的示例。

圖8描繪了一遍編程和閾值電壓分布的示例集合。

圖9描繪了兩遍編程和閾值電壓分布的示例集合。

圖10a-c示出了各種閾值電壓分布和描述了用于編程非易失性存儲(chǔ)器的過(guò)程。

圖10d-f更詳細(xì)地描繪了來(lái)自圖10a的分布。

圖11是NAND串的橫截面，且描繪了通道增壓。

圖12a描繪了作為通過(guò)電壓和溫度函數(shù)的通道增壓電勢(shì)。

圖12b描繪了作為自然閾值電壓分布函數(shù)的對(duì)編程干擾的敏感性。

圖12c描繪了作為把N2個(gè)存儲(chǔ)元件編程為驗(yàn)證電平需要的編程脈沖數(shù)PPN2與把N1＜N2個(gè)存儲(chǔ)元件編程為驗(yàn)證電平需要的編程脈沖數(shù)PPN1＜PPN2之間差異的函數(shù)的自然閾值電壓分布。

圖12d描繪了作為溫度函數(shù)的對(duì)編程干擾的敏感性。

圖12e描繪了作為字線位置函數(shù)的對(duì)編程干擾的敏感性。