[發(fā)明專利]藉由表面合金化以強化半導(dǎo)體裝置之金屬化系統(tǒng)中銅線之電子遷移表現(xiàn)

無效

• 申請?zhí)枺?/td>: 201080026645.2
• 申請日: 2010-05-07
• 公開（公告）號: CN102804373A
• 公開（公告）日: 2012-11-28
• 發(fā)明（設(shè)計）人: F·福伊斯特爾;T·勒茨;A·普魯士
• 申請（專利權(quán)）人: 格羅方德半導(dǎo)體公司
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

技術(shù)領(lǐng)域

本發(fā)明關(guān)于微結(jié)構(gòu)，例如高等集成電路，特別指如銅基金屬線之導(dǎo)電結(jié)構(gòu)的形成，具有電子遷移之強化效果。

背景技術(shù)

現(xiàn)代微結(jié)構(gòu)的制造(例如集成電路)有逐漸降低微結(jié)構(gòu)尺寸的趨勢，因此強化了該些結(jié)構(gòu)之功能。例如，于現(xiàn)代集成電路，例如晶體管信道長度之尺寸微縮化，已達到次微米范圍，因此藉由速度、功耗、多功能來增加該些電路之效能。隨著新世代電路單獨電路尺寸之縮小，因此改進了例如晶體管組件之開關(guān)速度，電性連接單獨電路組件之互聯(lián)線之底面積也縮小。因此，隨著互連增加之速度快于電路組件，該些互聯(lián)線之尺寸減少以補償?shù)酌娣e之減少以及單位芯片面積電路組件之增加。因此，通常提供復(fù)數(shù)堆棧“線路”層(也稱作金屬化層)，其中單一金屬層之個別金屬線，藉由通孔連接至上覆或下覆之金屬化層。盡管復(fù)數(shù)金屬化層的提供，減少了互聯(lián)線的尺寸，對于具有極大復(fù)雜度如現(xiàn)代中央處理器(CPUs)、圖像處理器(GPU)、記憶芯片、特定應(yīng)用集成電路(ASIC)之類是必要的。該減少之互連結(jié)構(gòu)截面積，加上極小尺寸晶體管組件之靜功耗之增加，造成金屬線中，可能隨新一代電子裝置增加之可觀的電流密度。

高等集成電路包含具有臨界尺寸0.05um或更小之晶體管組件，因此通常單一互連結(jié)構(gòu)內(nèi)以至每平方公分?jǐn)?shù)千安培之大電流密度操作，盡管因為單位面積具有大量電路組件，提供有大量金屬化層。上升電流密度之互連結(jié)構(gòu)操作，然而，會造成一些關(guān)于應(yīng)力誘發(fā)之線劣化問題，導(dǎo)致集成電路之早期故障。此方面之一顯著現(xiàn)象為于金屬線或通孔內(nèi)電流引致之材料傳輸，也稱作“電子遷移”。電子遷移起因于電子之動量轉(zhuǎn)移至離子核心，造成至離子核心之凈動量轉(zhuǎn)移于電子流動方向。特別在高電流密度，原子之大幅集體運動或?qū)б龜U散可能發(fā)生在互連金屬內(nèi)，其中擴散途徑之出現(xiàn)對動量轉(zhuǎn)移造成的物質(zhì)位移量有巨大的影響。因此，電子轉(zhuǎn)移可能導(dǎo)致內(nèi)部空洞、鄰于金屬互連之小突塊形成，因此造成該裝置之效能、可靠度降低或完全故障。例如，嵌入二氧化硅及/或氮化硅之鋁線常用作金屬化層之金屬，其中，如上所述，高等集成電路具有臨界尺寸0.1um或更小，需要大幅減少該金屬線之截面積，因此，增加電流密度會使得鋁較不使用于金屬化層。

因此，鋁被銅或銅合金取代，銅具有遠低于鋁的電阻、相對于鋁也增加了對高電流密度時電子遷移之抵抗。將銅材質(zhì)引入微結(jié)構(gòu)與集成電路之制造，帶來一些因銅本身性質(zhì)所衍生之問題如二氧化硅以及復(fù)數(shù)低介電常數(shù)之介電材料，通常與銅合并使用以減少復(fù)合金屬化層內(nèi)的寄生電容。為提供必須的附著以避免不需要之銅原子擴散至敏感裝置區(qū)。即因此通常需要提供一位障層，介于該銅與該介電材料之間，供銅基互連結(jié)構(gòu)嵌入。雖然氮化硅是一種有效防止該銅原子擴散之介電材料，較不傾向選擇氮化硅作為夾層之介電材料，因為氮化硅具有適度高的介電常數(shù)，因此增加相鄰銅線的寄生電容，造成無法接受的信號傳輸延遲。因此，賦予該銅所需的機械安定性之一薄導(dǎo)電位障層，形成以分離銅突塊與周圍之介電材料，因此減少進入該介電材料之銅擴散以及減少不需要之物種如氧、氟之類進入該銅。此外，該導(dǎo)電位障層可以銅形成高穩(wěn)定度接口，因此降低接口上明顯之材料擴散之發(fā)生機率，為電流導(dǎo)致材料擴散之臨界區(qū)。現(xiàn)行鉭、鈦、鎢以及與氮、硅之類的化合物，較常選用為導(dǎo)電位障層之材料，其中該位障層可包含不同組成之二或多個子層，以滿足抑制擴散與附著性質(zhì)之需求。

另一種銅之性質(zhì)，與鋁有極大區(qū)別，在于銅不能藉由化學(xué)或物理蒸氣沉積之技術(shù)大量預(yù)沉積，加上銅無法藉由非等向性干蝕刻處理有效圖案化，因此需要稱為“嵌金”或“嵌花”之技術(shù)作為處理手法。于嵌金處理，首先形成一介電層，將其圖案化以包含凹溝及/或通孔，依序以銅填入之。其中如前述，在填入銅之前，一導(dǎo)電位障層形成于該溝與通孔之邊壁上。于該溝與通孔之銅突塊沉積以例如電鍍或無電鍍之濕化學(xué)沉積處理生成，因此通孔需要長寬比5以上、直徑0.3um以下以及該溝之寬度為0.1um到數(shù)um之可靠填充物。銅之電化學(xué)沉積處理在電子電路板制造為既有技術(shù)。然而，半導(dǎo)體內(nèi)之金屬區(qū)之尺寸，該高長寬比之無空隙填補，為極復(fù)雜、具挑戰(zhàn)性之工作，其中最后形成之銅基互連結(jié)構(gòu)，其特性與處理參數(shù)高度相關(guān)，例如材料與結(jié)構(gòu)的幾何形狀。因為該互連結(jié)構(gòu)之幾何形狀，幾乎取決于設(shè)計需求，因此，不會大幅更改已知之微結(jié)構(gòu)，評估、控制材料的選取造成的影響便顯得很重要，例如銅微結(jié)構(gòu)之導(dǎo)電位障層以及不導(dǎo)電位障層，及其互連結(jié)構(gòu)特性之交互作用，確保高產(chǎn)量、高品質(zhì)。特別是，辨識、監(jiān)控以及減少不同組態(tài)之互連結(jié)構(gòu)劣化、失能，以保持各新世代裝置之可靠度。