[發明專利]每列圖像傳感器ADC和CDS

無效

• 申請號: 201080025720.3
• 申請日: 2010-04-08
• 公開（公告）號: CN102461158A
• 公開（公告）日: 2012-05-16
• 發明（設計）人: J.J.扎諾夫斯基;K.V.卡里亞;T.潘寧;M.E.喬伊納
• 申請（專利權）人: 寬銀幕電影成像有限責任公司
• 主分類號: H04N5/3745
• 分類號: H04N5/3745;H04N5/335;H04N5/355;H04N5/357;H04N5/361;H04N5/365;H04N5/378;H03M1/12
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 劉春元;盧江

技術領域

本發明涉及固態成像設備，并且具體地涉及一種用顯著減少的電路在陣列化基礎上將模擬像素值轉換成對應數字值的成像器，以及最小化定時約束的電路。本發明也涉及補償可能在轉換中存在的誤差以及校正可歸因于像素光傳感器區域或者像素放大器的偏移誤差。

背景技術

這里所用術語“陣列”指代任何種類的可重復電路并且例如覆蓋區域（二維）傳感器中的每列電路或者每行電路或者線性傳感器（理論上為一個像素乘N個像素的區域傳感器）中的整條線。替代地，術語“陣列”可以涵蓋圖像傳感器中的每個像素。

集成電路設計中的主導因素是用于給定的電路實施的硅面積，因此良好電路設計要求盡可能使任何電路的大小最小。任何種類的陣列化電路是所用總硅面積的主要貢獻者，因而對于大型陣列而言減少陣列化電路的量是有利的。存在對如下固態成像器的連續較高需求，該固態成像器具有減少的功耗、增加的讀出速度、較小的線間隔、像素放大器中的較高靈敏度、較低FPN（固定模式噪聲）、較高信噪比（SNR）以及較密的像素（并且因此陣列）間距（pitch）。

大多數當今的圖像傳感器設計采用一個或者多個模擬總線以便連續地掃描超大型陣列中存儲的信號。寬總線模擬復用例如由于高電容性負載、長調穩時間（settling?time）、跨總線的壓降以及來自鄰近電路的噪聲交叉耦合而具有明顯問題。同時，高電容性總線由具有如下模擬電源的電路驅動，該模擬電源將在改變總線上到新選像素的電壓時受模擬電流中的驟然電涌（suffer）所困擾。模擬電流中的該電涌可能向高度靈敏的像素部位或者像素放大器電壓存儲節點注入大量噪聲。最后，如果陣列化模擬緩沖器必須能夠驅動電容總線（即使按照中等速度），它仍將需要輸出級中的更高靜默源電流并且該電流被乘以陣列化元件數量以產生整個陣列的所不希望的很高功耗。

如果可以每陣列化電路實施A-D轉換器數字化，則可以在數字域中完成視頻總線復用而抗噪聲性如與模擬總線相比明顯改進。如較模擬視頻復用器而言，在數字視頻復用器中存在很多固有的其他優點；例如數字邏輯具有明顯更小的晶體管而無靜默功耗；無可能導致增添固定模式噪聲（FPN）的失配問題；并且數字電路提供優良電容驅動能力和用于實現流水線以便增加速度的附加能力。

模擬陣列化電路的嚴重問題在于在設備之間的任何失配將表現為固定模式噪聲（即，從陣列中的一個電路到下一個的偏移變化）。隨著像素間距減少，模擬陣列間距也減少，因為陣列中的任何不對稱將顯現為FPN。由于模擬陣列間距減少，所以變得難以或者不可能通過用于制成大型設備、鄰近放置它們并且利用偽設備以便使附屬設備在它們的電參數方面相似的通常技術來實現恰當的設備匹配。然而該問題將在數字實施中不存在。

使用有源列傳感器（ACS）方式（參見2000年7月4日的美國專利6,084,229）來實質上消除CMOS和其他固態模擬成像設備中的增益變化。使用相關雙采樣（CDS）技術抵消來自陣列化設備的偏移誤差，其中從采樣的視頻電壓減去像素重置（黑色電平電壓）。因此補償存在于陣列化電路內的任何共模誤差。常規CMOS成像器不使用如下真正的CDS，在該CDS中在曝光之前對重置電壓采樣并且從在曝光之后采樣的視頻信號減去重置電壓。代之以使用DS（雙采樣），其中在曝光之后對視頻信號采樣、重置像素、然后對重置電壓采樣并且從采樣的視頻信號減去重置電壓。真正的CDS消除由于重置像素而出現的熱或者時間（kTC）噪聲，并且也消除了放大器和像素中的偏移誤差。DS消除偏移誤差，但是也引入二的平方根倍之多的kTC噪聲（rms）。簡單（straightforward）的DS在實際實施中經常在經濟上合理，因為表現為FPN的偏移誤差比隨機化kTC噪聲更使得對掃描圖像的感知降級。

現有的陣列化AD轉換器通常采用逐次逼近寄存器（SAR）技術，該技術使用二分搜索算法來發現數字像素值（例如參見專利4,978,958）。N位SAR模數轉換器（ADC）例如由N位模數轉換器（DAC）或者相似設備、比較器、控制器和每陣列化元件的一個或者多個N位寄存器構成。因此SAR?ADC受關于大小、準確性和功耗方面的缺陷所困擾。N位SAR?ADC與在一個或者幾個時鐘周期內將信號數字化的N位Flash或者流水線Flash相比可以在2^N個時鐘周期內將模擬信號數字化。這些時鐘周期在讀出之前將信號數字化時增添線時段。