[發明專利]碳化硅襯底和半導體器件

無效

• 申請號: 201080020519.6
• 申請日: 2010-04-27
• 公開（公告）號: CN102422388A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 原田真;佐佐木信;西口太郎;并川靖生;藤原伸介
• 申請（專利權）人: 住友電氣工業株式會社
• 主分類號: H01L21/02
• 分類號: H01L21/02;C30B29/36;H01L21/20;H01L21/336;H01L29/12;H01L29/78
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 韓峰;孫志湧

技術領域

本發明涉及一種碳化硅襯底和半導體器件，更具體地，涉及能夠減小在其厚度方向上的電阻率同時能夠抑制由于熱處理產生的層錯的碳化硅襯底，還涉及包含這種碳化硅襯底的半導體器件。

背景技術

近年來，為了實現高擊穿電壓、低功耗和在高溫環境下使用半導體器件，開始采用碳化硅(SiC)作為用于半導體器件的材料。碳化硅是寬帶隙半導體，其具有比通常廣泛用作用于半導體器件材料的硅大的帶隙。因此，通過采用碳化硅作為半導體器件的材料，半導體器件可以具有高擊穿電壓、減小的導通電阻等。此外，與采用硅作為其材料的半導體器件的性能相比較，由此采用碳化硅作為其材料的半導體器件即使在高溫環境下也能夠有利地使得特性減少劣化。

為了制造采用碳化硅作為材料的高性能半導體器件，有效的是采用準備由碳化硅制成的襯底(碳化硅襯底)并在該碳化硅襯底上形成由SiC制成的外延生長層的工藝。此外，例如，在制造利用該碳化硅襯底的垂直型功率器件(諸如垂直型MOSFET(金屬氧化物半導體場效應晶體管))時，通過盡可能多地減小在其厚度方向上襯底的電阻率，可以減小器件的導通電阻。此外，為了減小在其厚度方向上襯底的電阻率，例如，可以采用向襯底中以高濃度引入雜質的方法，所述雜質是諸如氮的n型摻雜劑(例如，參見R.C.GLASS?et?al.，“SiC?Seeded?Crystal?Growth”，phys.stat.sol.(b)，1997，202，p149-162(非專利文獻1))。

引用列表

非專利文獻

NPL?1：R.C.GLASS?et?al.，“SiC?Seeded?Crystal?Growth”，phys.stat.sol.(b)，1997，202，p?149-162

發明內容

技術問題

然而，如果通過簡單地向襯底中以高濃度注入雜質來減小襯底的電阻率，會產生下面的問題。也就是，當利用碳化硅襯底制造半導體器件時，碳化硅襯底經受熱處理，諸如用于清洗碳化硅襯底表面的熱清洗。在這種情形下，在包含高濃度雜質的碳化硅襯底中會產生層錯。當在該碳化硅襯底上形成由SiC制成的外延生長層時，這種層錯會擴散到SiC層上。這里，假設構成碳化硅襯底的SiC例如是4H-SiC，那么要產生的層錯中的每個具有3C型結構，其具有比4H型小的帶隙。因此，在其中產生層錯的區域中，帶隙局部變得更小。結果，如果利用這種碳化硅襯底來制造半導體器件，將產生諸如擊穿電壓降低和泄漏電流增加的問題。

考慮到這一點，本發明的目的是提供一種碳化硅襯底，其允許減小在其厚度方向上的電阻率的同時能夠抑制由于熱處理產生的層錯，并且還提供一種包含這種碳化硅襯底的半導體器件。

問題的解決方案

根據本發明的碳化硅襯底，包括：基底層，其由碳化硅制成；以及SiC層，其由單晶碳化硅制成并且設置在基底層上。基底層具有大于2×10¹⁹cm^-3的雜質濃度。SiC層具有大于5×10¹⁸cm^-3且小于2×10¹⁹cm^-3的雜質濃度。

本發明人全面研究了用于降低在其厚度方向上碳化硅襯底的電阻率的同時抑制由于熱處理造成的層錯的方法。結果，發現：當碳化硅襯底的雜質濃度小于2×10¹⁹cm^-3時，可以防止由于熱處理造成的層錯，但是當雜質濃度超過2×10¹⁹cm^-3時，就不可能防止層錯。由此，通過提供包括具有雜質濃度大于2×10¹⁹cm^-3且電阻率小的層(基底層)以及設置在基底層上且具有的雜質濃度小于2×10¹⁹cm^-3的層(SiC層)的碳化硅襯底，即使在隨后的器件工藝中進行熱處理，也至少能夠防止在SiC層中產生層錯。此外，通過在這種SiC層上形成由碳化硅制成的外延生長層以便制造半導體器件，在半導體器件的特性上，通過基底層的存在而可以減小碳化硅襯底的電阻率，同時防止能夠在基底層中產生的層錯的影響。其間，當SiC層具有5×10¹⁸cm^-3或更小的雜質濃度時，SiC層的電阻率變得太大，是不利的。

通過這種方式，根據本發明的碳化硅襯底，可以提供一種允許減小在其厚度方向上的電阻率的同時能夠抑制由于熱處理造成的層錯的碳化硅襯底。這里，術語“雜質”是指要被引入以在碳化硅襯底中產生多數載流子的雜質。